TSMC va intégrer 1000 milliards de transistors dans un seul boîtier
TSMC développe un composant complexe avec mille milliards de transistors, intensifiant sa concurrence avec Intel en tant que leader de la technologie de processus.
Il utilise déjà des technologies de chiplets et de substrats pour fabriquer le GPU MI300 d’AMD avec un empilement de puces 3D 5 nm sur un substrat de base de 6 nm avec huit puces DRAM. Mais les technologies sont utilisées maintenant pour des puces 3 nm plus complexes et plus grandes sur un substrat.
« Nous sommes proches de ce stade, nous en avons la capacité et je ne peux pas annoncer le produit et le client », a déclaré aujourd’hui Kevin Zhang, vice-président senior du développement commercial lors du TSMC Technology Symposium à Amsterdam. « Mais nous avons l’empilement de plusieurs grandes puces et le processus CoWoS. » Une partie du problème est le temps de cycle plus long de la technologie de traitement 3 nm et le process CoWoS ajouté pour assembler tous les puces entre elles.
« La fabrication de puces 3 nm est déjà un long process et nous devons ensuite passer par le process d’empilement; avec une adoption plus large de la technologie, nous verrons ce temps de cycle diminuer. La technologie Chiplet en est encore à ses balbutiements.
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Le passage au boîtier de mille milliards de transistors à est rendu possible par la prochaine génération du processus d’interposition de TSMC, COWoS-L, qui sera disponible l’année prochaine.
« Nous développons actuellement une technologie CoWoS-L de taille de réticule 6x avec la technologie d’interposition Super Carrier », a déclaré Yujun Li, directeur du développement commercial de TSMC pour la division commerciale du calcul haute performance lors du symposium. Avec une taille de réticule de 858 mm2 (26 mm sur 33 mm), cela signifie que le système dans le boîtier aura jusqu’à 5 148 mm2. Cela permet plus de chiplets ainsi que jusqu’à 12 piles de mémoire à large bande passante HBM3.
La société prévoit un process 2 nm en 2025, le premier avec l’architecture de transistor à nanofeuilles, bien que la production principale se fera sur N2P en 2026 avec une alimentation sur l’arrière de la puce. «La nanofeuille commence à 2 nm et il est raisonnable de prévoir qu’elle sera facilement utilisée pendant au moins deux générations. A titre d’exemple, nous avons utilisé FinFet pendant cinq générations, c’est plus de dix ans.
La société prévoit également d’avoir un process 6 nm avec une mémoire RRAM résistive disponible l’année prochaine pour les microcontrôleurs. « N6 RRAM est plus éloigné que 2026 », a-t-il déclaré. « Les MCU ne font que passer à 16 nm actuellement et il faut généralement plusieurs années pour y passer depuis 28 nm, probablement 5 ans, puis ils passeront à 6 nm. » Cependant, les MCU avec RRAM sont considérés comme une capacité clé pour les architectures zonales dans l’automobile.
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