Microchip pénètre le marché des infrastructures de mémoire avec des contrôleurs de mémoire série
Le contrôleur SMC 1000 8x25G permet aux processeurs (CPU) et autres SoC dédiés au calcul d’utiliser quatre fois plus de canaux de mémoire qu’une DRAM DDR4 parallèle, le tout avec la même empreinte de boîtier. Les contrôleurs de mémoire série de Microchip offrent une bande passante mémoire plus large et la liberté du type de stockage à ces plateformes de calcul intensif, ainsi qu’une très faible latence.
Face à la multiplication des cœurs de processeur au sein des CPU, la bande passante mémoire moyenne disponible pour chaque noyau de calcul a diminué, car les composants SoC et CPU ne peuvent augmenter le nombre d’interfaces DDR parallèles sur une seule puce pour s’adapter aux besoins d’un nombre de cœurs croissant. Le SMC 1000 8x25G est relié au CPU via des lignes 25 Gbit/s compatibles avec une interface OMI (Open Memory Interface) 8 bits, et à la mémoire via une interface DDR4 3200 72 bits. Le nombre requis de broches du CPU ou du SoC hôte par canal de mémoire DDR4 est ainsi significativement réduit, ce qui permet d’avoir davantage de canaux de mémoire et augmente la bande passante mémoire disponible.
Un CPU ou SoC compatible OMI peut utiliser un large éventail de types de stockage dotés de différents paramètres en termes de coûts, puissance et performances, sans avoir besoin d’intégrer un contrôleur de mémoire spécifique pour chaque type. À l’inverse, les interfaces de mémoire CPU et SoC sont aujourd’hui typiquement verrouillées selon des protocoles d’interface DDR spécifiques, comme le DDRA, à des débits d’interface prédéfinis. Le SMC 1000 8x25G est le premier produit d’infrastructure de mémoire du portefeuille de Microchip à permettre l’interface OMI avec la liberté du type de stockage.
Les workloads des applications des centres de données requièrent des produits de mémoire DDIMM basés sur une interface OMI pour offrir la même bande passante élevée et la même faiblesse de latence que les produits de mémoire basés sur des DDR montées en parallèle. Le SMC 1000 8x25G de Microchip intègre un système faible latence innovant qui fournit une latence différentielle inférieure à 4 ns sur le premier accès de données DRAM, et des performances identiques pour les accès de données ultérieurs. Les produits DDIMM basés sur une interface OMI possèdent ainsi quasiment les mêmes performances en termes de bande passante et de latence que les produits LRDIMM équivalents.
« Microchip est fier de présenter le tout premier composant contrôleur de mémoire série du marché », déclare Pete Hazen, vice-président de la division Data Center Solutions de la de Microchip. « Les nouvelles technologies d’interface de mémoire telles que la technologie OMI (Open Memory Interface) permettent à un large éventail d’applications SoC de respecter les exigences de mémoire croissantes des applications des centres de données ultra performants. L’entrée de Microchip sur le marché de l’infrastructure de mémoire souligne notre engagement pour améliorer les performances et l’efficacité dans les centres de données. »
« Les exigences de travail des clients IBM nécessitent de plus en plus de mémoire, c’est pourquoi nous avons pris cette décision stratégique : les interfaces de mémoire des processeurs POWER utilisent des interfaces de type OMI pour augmenter la bande passante mémoire », renchérit Steve Fields, ingénieur en chef chez IBM Power Systems. « IBM se félicite du partenariat passé avec Microchip pour la fourniture de cette solution. »
SMART Modular, Micron et Samsung Electronics développent actuellement plusieurs DDIMM (Differential Dual-Inline Memory Modules) DDR4 avec broches efficaces à 84 broches, avec des capacités allant de 16 Go à 256 Go. Ces DDIMM seront basées sur le SMC 1000 8x25G et se connecteront facilement à toute interface 15 Gbit/s compatible OMI.
Si vous avez apprécié cet article, vous aimerez les suivants : ne les manquez pas en vous abonnant à :
