Circuit de test pour supercalculateurs européen EPI EPAC1.0 RISC-V
Un segment clé des activités de l’EPI est le développement et la démonstration de processeurs IP 100% européens basés sur l’architecture de jeu d’instructions RISC-V, fournissant des cœurs d’accélérateurs à haut débit et à faible consommation d’énergie de type EPAC (European Processor Accelerators). L’utilisation de l’architecture de jeu d’instructions RISC-V permettra d’exploiter des ressources de source ouverte au niveau de l’architecture matérielle et des logiciels, tout en garantissant l’indépendance vis-à-vis des technologies informatiques brevetées non européennes.
L’EPAC combine plusieurs technologies d’accélérateurs spécialisées dans différents domaines d’application. La puce de test, contient quatre micropuces de traitement vectoriel (VPU) composées d’un cœur RISC-V Avispado conçu par SemiDynamics et d’une unité de traitement vectoriel conçue par le Barcelona Supercomputing Center et l’Université de Zagreb. Chaque tuile contient également un noyau et un cache L2, conçus respectivement par Chalmers et FORTH, qui fournissent une vue cohérente du sous-système mémoire. L’accélérateur Stencil and Tensor (STX) a été conçu par Fraunhofer IIS, ITWM et ETH Zürich, et le processeur à précision variable (VRP) par le CEA LIST. Ces accélérateurs spécialisés sont reliés par un réseau sur puce à très haut débit et la technologie SERDES d’EXTOLL.
La conception d’EPAC a été finalisée par Fraunhofer IIS en vue de l’intégration de la puce dans la technologie basse consommation Globalfoundries 22FDX et sera intégrée et évaluée dans la carte à base de FPGA conçue par FORTH, E4 et l’Université de Zagreb. La fabrication réussie de l’EPAC sera la prochaine étape d »informatique HPC verte basée sur les accélérateurs.
Les perspectives
La prochaine génération d’accélérateurs et d’interfaces EPAC sera améliorée et affinée pour obtenir des performances encore plus élevées et des niveaux de consommation plus faibles dans les technologies de 12 nm et moins, et en ajoutant une approche chipset.
Jesus Labarta, BSC (coordinateur EPAC) : Je suis heureux de la façon dont des partenaires d’horizons et de motivations différents ont collaboré pour développer cette puce, au service d’une réussite collective. Cette conception entièrement européenne, guidée par une vision de l’informatique orientée vers le débit et présentant des performances élevées qui permettront d’atteindre de très hautes performances à faible puissance et à faible coût. Bien qu’il ne s’agisse que d’une première puce d’essai, elle constitue une avancée significative dans le domaine du calcul intensif, mais aussi pour les applications périphériques et embarquées.
Norbert Schuhmann, Fraunhofer IIS : Le principal défi de cette conception et de cette architecture n’était pas seulement d’atteindre le plus haut débit et les plus faibles niveaux de consommation dans les accélérateurs fonctionnant à plus de 1 GHz, mais aussi d’être synchronisé avec les accès à la mémoire et le transport des données à l’intérieur de la puce et vers les périphériques à des taux supérieurs à 200 Gbit/s.
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