Premiers chips de test 3nm par IMEC et Cadence
La technologie 3 nm aura des lignes de géométries minimales et des écartements d’environ 10 nm et le pas total pour le routage de la conception est de 21 nm donnant un demi-pas de 10,5 nm. La puce est destinée à être fabriquée en utilisant à la fois la technologie de lithographie par ultraviolet extrême et par immersion 193, et les règles de conception des différents niveaux dans la puce reflètent cela, ont déclaré les deux parties.
IMEC a utilisé un processeur 64 bits industriel courant pour la conception avec une bibliothèque de cellules standard 3nm personnalisée.
Les outils de cadence utilisés comprenaient le système de mise en œuvre Innovus qui utilise le calcul massivement parallèle pour que le système de mise en œuvre physique atteigne les objectifs de puissance, de performance et de zone (PPA). L’outil de synthèse Genus fournit une synthèse RTL qui répond aux besoins des nœuds de processus FinFET.
Pour le projet, les règles de lithographie EUV et 193i ont été testées pour fournir la résolution requise, tout en fournissant une comparaison de PPA selon deux hypothèses de création de structures différentes.
« Alors que les dimensions du process se réduisent au nœud de 3nm, la variatbilité d’interconnexion devient beaucoup plus importante », a déclaré An Steegen, vice-président exécutif de la technologie et des systèmes semi-conducteurs à l’IMEC, dans un communiqué. « Notre travail sur la puce de test a permis de mesurer et d’améliorer la variabilité d’interconnexion et de valider le processus de fabrication 3nm. »
Chin-Chi Teng, vice-président de Cadence, a déclaré: «En prolongeant le travail que nous avons réalisé avec IMEC en 2015 sur la première conception 5nm de l’industrie, nous atteignons ensemble de nouveaux jalons avec cette nouvelle technologie 3nm qui peut transformer le futur de la conceotion de mobiles «
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