Mise à jour de la feuille de route pour le chip européen EPI
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L’EPI (initiative européenne des processeurs) vise à disposer d’une puce ARM et RISC-V combinée pour le calcul haute performance (HPC) en 2022, un an plus tard que prévu initialement.
L’EPI compte 27 partenaires de 10 pays européens dans le but d’aider l’UE à atteindre son indépendance dans les technologies HPC et affirme qu’il est resté sur la bonne voie malgré l’annulation de son premier forum européen sur l’EPI.
Les partenaires du projet ont finalisé la première version de son architecture d’accélérateur RISC-V, nommée EPAC, et des puces de test devraient être disponibles l’année prochaine vers la fin de la péroide de trois ans du projet. La puce de test EPAC en silicium, nom de code Titan, sera complétée par une plate-forme de test PCIe EPAC permettant le test et les améliorations de l’architecture pour les révisions futures et la construction de systèmes prototypes.
EUROPEAN PROCESSOR INITIATIVE ROADMAP UPDATE
Le projet vise à produire un composant multicœur, nommé Rhea, en utilisant à la fois les cœurs ARM Zeus et RISC-V sur le processus 6 nm de TSMC d’ici 2022, bien que la chronologie d’origine prévoyait cela pour 2021. Un composant de deuxième génération nommé Cronos combinera l’ Accélérateur EPAC avec le cœur de centre de données hautes performances ARM Neoverse V1. Ce sera le moteur principal de la construction d’un supercalculateur européen exascale en 2023.
Sipearl, le pionnier du RISC-V a été un acteur clé: SiPearl a signé un accord de licence avec Arm et a ouvert une succursale en Allemagne. Le concurrent SiFive travaille également avec le Supercomputer Center de Barcelone, un partenaire EPI, sur la technologie RSIC-V pour un supercalculateur exascale.
Craig Prunty, vice-président marketing et développement de SiPearl
« SiFive est très intéressé par l’informatique exascale et nous travaillons avec le BCS Barcelona en utilisant un cadre de simulation pour un modèle de système complet et en ajoutant à la norme RISC-V un processeur vectoriel afin de rendre le traitement d’exascale encore plus puissant », a déclaré Nasr Ullah, directeur principal de l’archiecture haute performance à SiFive
Le projet EPI dispose déjà d’un compilateur prenant en charge les vecteurs intrinsèques RISC-V et la parallélisation automatique des codes C / C ++ et évalue le code généré sur des plates-formes d’émulation qui fournissent des informations détaillées pour la co-conception holistique des applications, du compilateur et de l’architecture. D’autres véhicules de développement logiciel (SDV) adaptent le système d’exploitation à l’architecture Hétérogène ARM + RISC-V.
La puce ne concerne pas uniquement le supercalculateur exascale. Le projet développe également une preuve de concept pour l’industrie automobile avec l’ambition de démontrer comment l’IP du European Processor Initiative permettra la future fonctionnalité ADAS, ouvrant la voie à l’exploitation de l’accélérateur EPAC avec la plate-forme RISC-V, le MPPA de Kalray et l’IP eFPGA Menta comme accélérateurs.
Lire aussi:
Craig Prunty, vice-président marketing et développement de SiPearl
SiPearl signe un contrat de licence majeur avec Arm
www.european-processor-initiative.eu/
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