L’encapsulage des puces devient le goulot d’étranglement

L’encapsulage des puces devient le goulot d’étranglement

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La société britannique de conception de puces Sondrel met en garde contre les problèmes d'encapsulation des puces, les délais passant d'environ 8 semaines à 50 semaines ou plus.
Par Andre Rousselot

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Les entreprises de conditionnement ont été durement touchées par les annulations de commandes au début de la pandémie de Covid-19 et ont dû licencier du personnel, voire fermer. Alors que la production de silicium augmente, ils ont du mal à faire face à l’explosion des commandes avec la capacité existante, ce qui repousse les délais de livraison.

« La séquence de réservation des étapes de la chaîne d’approvisionnement a complètement changé. Auparavant, une fois la plase de conception terminée on envoyait les données à la Fab où la production prend encore environ 12 semaines. Dans le même temps, les détails de la mise sous boîtier étaient envoyés à l’entreprise d’encapsulation afin qu’elle soit prête avant le silicium », a déclaré Alaa Alani, responsable du packaging de Sondrel. « Le nouveau calendrier signifie que la conception du boîtier doit être terminée et réservée 20 semaines ou plus avant la conception finale du silicium pour garantir que le silicium et le packaging se rejoignent au bon moment. »

Ne pas en être conscient et planifier en conséquence pourrait retarder la production d’une puce jusqu’à 40 semaines. Sondrel propose un service complet de conception et de fabrication d’ASIC clé en main et a donc identifié cela comme un problème croissant dans la chaîne d’approvisionnement.

Une façon de minimiser l’impact des retards consiste à commencer la planification et la conception du package SoC en attribuant des « bumps » (contacts) et en attribuant leurs coordonnées x/y par rapport au coin de la puce. Déplacer cette étape beaucoup plus tôt dans la séquence de la chaîne d’approvisionnement évite un retard massif et coûteux.

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Les emplacements des « bumps » sont déterminés pour chacune des macros et des PHY comme spécifié par les fournisseurs IP à l’aide du plan d’implantation et des emplacements des partitions SoC. Pour les macros dures telles que PCIe, HDMI et autres, les emplacements des bumps sont spécifiés par leur décalage relatif par rapport au coin macro alors que dans les macros logicielles (par exemple, DDR), il est basé sur un certain modèle et un pas minimum utilisé dans l’affectation des bumps.

« Notre réputation repose sur l’atténuation des risques du projet d’un client en garantissant la qualité de notre travail de conception et en gardant le doigt sur le pouls de chaque étape de la chaîne d’approvisionnement pour identifier et résoudre les problèmes afin que les puces soient livrées dans les délais », a déclaré Graham Curren, fondateur et PDG de Sondrel.

 

www.sondrel.com

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