La fonderie Samsung Foundry finalise le tapeout d’une puce 3nm GAA
S’attaquant à TSMC pour être à la pointe de la technologie des process, Samsung Foundry a créé une puce de 3 nm qui utilise son architecture de transistor Gate-all-around (GAA).
Cela nécessite un ensemble d’outils de conception et de qualification différents des structures de transistors FinFET utilisées par TSMC et Intel. Samsung a donc utilisé la plate-forme de conception Fusion de Synopsys. Le kit de conception physique (PDK) du process a été publié en mai 2019 et les outils ont été qualifiés sur le process l’année dernière.
Le tapeout était l’aboutissement d’une collaboration étendue entre Synopsys et Samsung Foundry pour accélérer la livraison d’une méthodologie de référence hautement optimisée pour le processus GAA.
Le flux de conception de référence comprend un flux de conception RTL vers GDSII intégré avec golden-signoff couplé avec des produits golden-signoff. Le flux est destiné aux clients souhaitant utiliser le processus 3 nm GAA pour des puces dans les applications de calcul haute performance (HPC), 5G, mobiles et des applications avancées d’intelligence artificielle (IA).
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« Samsung Foundry est au cœur de la prochaine phase d’innovation de l’industrie avec nos évolutions continues basées sur la technologie des process pour répondre à la fois aux demandes croissantes d’applications spécialisées et celles des marchés plus larges », a déclaré Sangyun Kim, vice-président de l’équipe de technologie de conception de fonderie chez Samsung Electronics. « Notre nouveau processus GAA 3 nm avancé qui a bénéficié de notre collaboration étroite avec Synopsys, et de la mise en place accélérée de la plate-forme de conception Fusion pour permettre la réalisation efficace du process 3 nm, témoigne de l’importance et des avantages de ces alliances clés. . »
L’architecture GAA a des propriétés électrostatiques améliorées qui se traduisent par des performances accrues et une consommation réduite avec l’avantage supplémentaire de nouvelles opportunités d’optimisation basées sur le vecteur supplémentaire du contrôle de la largeur des nano-feuilles, explique Samsung. Utilisé avec un réglage de seuil de tension bien établi, cela offre plus de moyens d’optimiser la conception pour réduire la consommation, augmenter les performances ou réduire la taille de la puce (PPA).
Le flux de conception inclut également la prise en charge de méthodologies de placement complexes et de règles de plan d’étage, de nouvelles règles de routage et une variabilité accrue. Le flux est basé sur un modèle de données unique et utilise une architecture d’optimisation commune, plutôt que de combiner des outils ponctuels.
« La structure du transistor GAA marque un point d’inflexion clé dans l’avancement de la technologie des process qui est essentiel pour maintenir les trajectoires de mise à l’échelle nécessaires à la prochaine vague d’innovation à grande échelle », a déclaré Shankar Krishnamoorthy, directeur général du Digital Design Group chez Synopsys. « Nos collaborations stratégiques avec Samsung Foundry pour la co-fourniture des meilleures technologies et solutions garantissent la poursuite de ces tendances de mise à l’échelle et les opportunités associées qu’elles offrent à l’ensemble de l’industrie des semiconducteurs.
Les fichiers de technologie Synopsys sont disponibles auprès de Samsung Foundry pour le process de technologie 3 nm GAA.
La plate-forme de conception Fusion comprend Fusion Compiler, IC Compiler II « place-and-route » et Design Compiler RTL-synthèse pour la conception numérique, le signoff de synchronisation PrimeTime, le signoff d’extraction StarRC, le signoff physique IC Validator et la caractérisation de la bibliothèque SiliconSmart.
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