Inférence IA sur FPGA : 10 GSPS contre le pile-up au GSI
Au GSI Helmholtzzentrum für Schwerionenforschung de Darmstadt, le synchrotron SIS18 extrait son faisceau vers les expériences selon un processus appelé spill. Le contrôler suppose de connaître en temps réel le nombre de particules et leur répartition temporelle, en localisant chacune d’elles pendant le fonctionnement de l’accélérateur. Des travaux de recherche doctorale menés à l’Université des sciences appliquées de Fulda avec le GSI ont montré qu’un réseau de neurones convolutif (CNN) implanté sur le FPGA du numériseur Teledyne SP Devices ADQ35 y parvient à 10 GSPS, avec une latence de 300 ns.
Le problème du pile-up
Un détecteur placé sur le faisceau émet une impulsion à chaque passage de particule. Lorsque plusieurs particules le traversent dans un intervalle très court, les impulsions se chevauchent et la réponse peut devenir non linéaire : c’est le pile-up, dont la probabilité augmente avec l’intensité du faisceau.
Les méthodes classiques, comme la détection multi-seuils ou la recherche de maxima locaux, échouent souvent dans ce cas, ce qui conduit à un sous-comptage. Faute de pouvoir résoudre ces événements, il faut les éviter en limitant l’intensité du faisceau.
Un CNN implanté sur le FPGA du numériseur
Le CNN a été entraîné sur des données annotées puis implanté directement sur le FPGA à l’aide d’une chaîne d’outils développée par UFAIRA. Il localise chaque impulsion, y compris en situation de pile-up, et fournit en temps réel le nombre de particules et leurs temps d’arrivée, avec une latence déterministe.
L’ADQ35 échantillonne jusqu’à 10 GSPS et embarque un FPGA AMD Kintex UltraScale KU115. Traiter les données sur le numériseur évite les goulets d’étranglement liés au transfert et permet une latence inférieure à la microseconde, avec une résolution temporelle inférieure à la nanoseconde.
300 ns de latence pour 120 Gbit/s
Grâce à une chaîne d’outils tenant compte des contraintes matérielles, le CNN traite 32 échantillons en parallèle à 312,5 MHz, soit 10 GSPS. Il atteint une latence de 300 ns pour un débit de 120 Gbit/s, à 12 bits par échantillon, en utilisant moins de 15 % des ressources DSP et moins de 6 % des LUT du FPGA, ce qui laisse de la marge pour des modèles plus lourds ou un débit supérieur.
Le CNN surpasse les méthodes traditionnelles face au pile-up au point qu’il n’est plus nécessaire de réduire le taux de particules, sans modifier le matériel du détecteur.
Des applications au-delà de la physique des particules
Selon les auteurs, l’IA devient pertinente lorsque plusieurs événements se superposent dans un même signal, lorsque le traitement est trop complexe pour les méthodes classiques ou lorsque la forme des signaux varie sous l’effet de la dérive, du bruit ou des non-linéarités. L’approche s’applique à la surveillance de spectre et à la classification de signaux, à l’estimation de canal RF, au trading haute fréquence, à la détection d’intrusions réseau ou au traitement d’images pour systèmes autonomes.
Les méthodes et outils issus de ces travaux sont à l’origine d’UFAIRA, spin-off fondée en 2026 qui développe des accélérateurs d’IA sur FPGA pour l’inférence en temps réel.
Pour vous qui traitez des signaux à plusieurs GSPS avec des contraintes de latence, cet exemple montre qu’un CNN peut tenir sur le FPGA d’un numériseur en n’utilisant qu’une faible part de ses ressources. La marge restante sur l’ADQ35 laisse envisager des modèles plus ambitieux.
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