TSMC planifie son process de 1,6 nm pour 2026
TSMC prévoit un processus de 1,6 nm, appelé A16, pour une production en 2026, ainsi qu’un substrat chiplet à l’échelle du wafer et un process chiplet pour l’automobile.
Le process A16 utilise l’architecture TSMC Super Power Rail avec ses transistors nanosheet pour une production prévue en 2026. Il améliore la densité logique et les performances en dédiant des ressources de routage côté frontal aux signaux pour le calcul à haute performance et les puces d’intelligence artificielle avec des routes de signaux complexes et des réseaux de distribution d’énergie denses. Elle s’attaquera à l’architecture de puissance dorsale d’Intel, qui est essentielle pour les nœuds de processus 18A et 14A.
Le processus TSMC A16 permettra d’améliorer la vitesse de 8 à 10 % à la même tension d’alimentation que le processus N2P 2nm, de réduire la consommation d’énergie de 15 à 20 % à la même vitesse et de multiplier par 1,10 la densité des puces.
La prochaine technologie N2 de TSMC sera accompagnée de TSMC NanoFlex, avec une flexibilité dans les cellules standard de 2 nm, les éléments de base de la conception des puces, avec des cellules courtes mettant l’accent sur la petite surface et une plus grande efficacité énergétique, et des cellules hautes maximisant les performances. Les concepteurs sont en mesure d’optimiser la combinaison de cellules courtes et hautes au sein d’un même bloc de conception, en ajustant les conceptions pour atteindre des compromis optimaux en termes de puissance, de performances et de surface.
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TSMC a également introduit sa technologie System-on-Wafer (TSMC-SoW) pour les substrats chiplets à l’échelle du wafer. Cela permet de disposer d’un grand nombre de matrices sur un wafer de 300 mm, offrant ainsi une plus grande puissance de calcul tout en occupant beaucoup moins d’espace dans les centres de données et en augmentant les performances par watt de plusieurs ordres de grandeur.
La première offre SoW, un wafer à logique seule basée sur la technologie InFO (Integrated Fan-Out), est déjà en production et une version « chip-on-wafer » tirant parti de la technologie CoWoS devrait être prête en 2027, permettant l’intégration de SoIC, HBM et d’autres composants pour créer un système puissant au niveau du wafer avec une puissance de calcul comparable à celle d’un rack de serveur de centre de données, voire d’un serveur entier.
« Nous entrons dans un monde où l’intelligence artificielle fonctionne non seulement dans les centres de données, mais aussi dans les PC, les appareils mobiles, les automobiles et même l’Internet des objets », a déclaré le PDG de TSMC, le Dr C.C. Wei. « Chez TSMC, nous offrons à nos clients l’ensemble de technologies le plus complet pour réaliser leurs visions de l’IA, depuis le silicium le plus avancé au monde jusqu’au portefeuille le plus large de plates-formes de packaging et de circuits intégrés 3D avancés, en passant par les technologies spécialisées qui intègrent le monde numérique au monde réel. »
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TSMC a également annoncé N4C, une extension de la technologie N4P avec une réduction du coût de la puce pouvant atteindre 8,5 % et un faible effort d’adoption, dont la production en volume est prévue pour 2025. N4C offre une propriété intellectuelle de base et des règles de conception efficaces en termes de surface qui sont entièrement compatibles avec le N4P largement adopté, avec un meilleur rendement grâce à la réduction de la taille de la puce, ce qui constitue une option rentable pour les produits de valeur qui migrent vers le prochain nœud technologique avancé de TSMC.
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Après avoir introduit le procédé N3AE « Auto Early » en 2023, TSMC développe des procédés InFO-oS et CoWoS-R chiplet pour des applications telles que les systèmes avancés d’aide à la conduite (ADAS), le contrôle des véhicules et les ordinateurs centraux des véhicules. Ils viseront la qualification AEC-Q100 Grade 2 d’ici le quatrième trimestre 2025.
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