TSMC développe le process A16 et la 3D
TSMC cherche à introduire son processus A16 de 1,6 nm d’ici la fin de 2026 avec une norme IEEE pour sa technologie 3Dblox.
La réunion de la plate-forme d’innovation ouverte (OIP) qui s’est tenue aux Pays-Bas cette semaine a montré que le processus à 2 nm sera mis en production en 2025 après les premiers tape-outs de cette année, avec une variante appelée N2P nanoFlex offrant la possibilité d’utiliser des cellules standard courtes pour une surface plus petite et une meilleure efficacité énergétique, ou des cellules hautes pour plus de performances.
Cette technologie permettra d’améliorer l’efficacité énergétique de 12 % par rapport au process de base de 2 nm, tandis que la technologie A16 permettra d’améliorer l’efficacité énergétique de 30 % avec la même densité que la technologie N2 nanoFlex. TSMC et Intel présenteront tous deux leurs technologies 2nm lors de la conférence IEDM en décembre.
De nouveaux algorithmes de placement et de routage ont été développés pour N2 et N2 nanoflex, tandis que l’A16 ajoute un « rail de superpuissance » (SPR) pour fournir de l’énergie à partir de l’arrière de la plaquette pour l’IA et la conception de puces à haute performance. Cela nécessite également une plus grande optimisation du P&R dans les outils EDA de Synopsys et Cadence Design Systems.
Une demande d’autorisation de projet est en cours pour la normalisation de 3Dblox, avec le numéro IEEE P3537, et une annonce officielle est attendue d’ici décembre 2024. Un certain nombre d’améliorations ont également été apportées au process (voir ci-dessous).
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Cadence dispose d’un flux de conception complet pour l’A16, tandis que les outils d’analyse multi-physique d’Ansys sont essentiels pour le flux de conception de Synopsys, qui est en train d’acquérir Ansys.
Selon TSMC, un système 3D sur puce intégrée (SoIC) sera essentiel pour les conceptions 2nm et 16A.
« Nous sommes à l’aube d’une ère axée sur l’IA, avec une demande galopante de puces d’IA haute performance dans les centres de données », a déclaré Dan Kochpatcharin, responsable de la division Ecosystème et gestion des alliances chez TSMC. » Nous utilisons l’IA et l’apprentissage automatique pour améliorer considérablement la productivité de la conception des circuits intégrés 3D et optimiser la puissance, les performances, la surface (PPA) et la qualité des résultats (QoR) de la conception « , a-t-il ajouté.
« La technologie 2nm de TSMC offre des performances et une efficacité énergétique supérieures, ainsi que sa 3DFabric, ce qui permet aux innovations 3D IC de Socionext d’offrir des solutions évolutives pour une variété d’applications, notamment les centres de données, l’infrastructure 5G/6G et Edge. La technologie de TSMC et son écosystème complet aident Socionext à réduire de manière significative le temps de mise sur le marché de produits compétitifs », a déclaré Hisato Yoshida, vice-président et responsable du groupe de développement mondial de Socionext.
Des puces à empilage 3D avancées seront intégrées dans le process CoWoS 2,5D pour le calcul IA de la prochaine génération, tandis qu’un process CoWoS à 9 réticules comprenant le SoIC et 12 puces de mémoire HBM4 devrait être qualifié en 2027, une grande amélioration par rapport aux composants à 5,5 réticules utilisant des puces 2nm et 3nm en 2025.
« Broadcom a achevé avec succès le lancement du premier SoIC 3D Face-to-Face de l’industrie en septembre 2024. Ce composant utilise le process 5nm de TSMC, les technologies d’empilement de puces 3D et le packaging CoWoS pour intégrer 9 puces et 6 empilements de mémoires HBM dans un grand boîtier. Cela ouvre la voie à un certain nombre de montées en production de 3D-SoIC attendues en 2025. Broadcom continue d’utiliser 3Dblox, ce qui constitue une avancée bienvenue pour l’interopérabilité des outils EDA dans le flux de conception des circuits intégrés en 3D », a déclaré Greg Dix, vice-président, R&D et ingénierie, division des produits ASIC, Broadcom.
3Dblox
La dernière version de 3Dblox a encore évolué pour s’attaquer efficacement à la conception de grands circuits intégrés en 3D avec des capacités de planification précoce.
Les moteurs d’IA de l’EDA peuvent explorer pleinement l’espace de conception électrique et physique, la conception complexe d’un circuit intégré en 3D peut être divisée efficacement et avec succès en conceptions individuelles de circuits intégrés en 2D pour maximiser la productivité. Le couplage thermique signifie qu’un système de circuit intégré en 3D présente des dépendances plus fortes entre la synchronisation, l’alimentation, l’électromigration/la chute dans l’infrarouge (EMIR) et l’analyse thermique. L’analyse multi-physique réduit considérablement les efforts de configuration grâce à l’intégration transparente de plusieurs moteurs d’analyse dans la même base de données, ce qui facilite le transfert des données et permet un contrôle précis de la convergence.
Vérification précoce des règles de conception du plan d’étage (DRC) : La rotation, le retournement et la projection des chiplets est un processus complexe qui peut compliquer le DRC dans le contexte 3D. Cette nouvelle fonctionnalité identifie les règles de planification en 3D essentielles à l’obtention d’un plan correct, ce qui permet de dissocier efficacement la planification des vérifications finales de la mise en œuvre.
Insertion automatique de marques d’alignement : À mesure que la taille de l’intégration 3D augmente, davantage de marques d’alignement sont nécessaires à des fins de contrôle du processus. TSMC propose un flux de correction par construction entièrement automatisé qui élimine la complexité du calcul des coordonnées de chaque marque d’alignement par rotation, retournement, projection ou rétrécissement optique du chiplet. Cette nouvelle approche a considérablement simplifié le flux d’insertion des marques d’alignement.
3Dblox Common Constraints for Early Chip-Package Co-Design (Contraintes communes pour la co-conception précoce d’une puce) : L’industrie manque de protocoles communs dans la phase initiale de co-conception puce-packaging. Le format de contraintes communes de 3Dblox comble cette lacune en fournissant une définition formelle des contraintes nécessaires pour faciliter une communication précise entre les équipes et assurer la convergence rapide des règles de packaging et d’intégration.
TSMC travaille avec des partenaires pour appliquer l’IA générative afin d’améliorer la productivité de la conception, en utilisant de grands modèles de langage (LLM) pour le flux de travail, le script de flux de l’assistant d’exécution et la conception et le débogage au niveau du transfert de registre (RTL), ainsi que pour l’outil d’assistant de connaissance et les demandes de renseignements sur le flux d’utilisation. Cette approche permet d’augmenter considérablement la productivité de la conception, en accélérant le processus qui mène d’une idée à une conception réussie.
Elle collabore également avec des partenaires de l’automatisation de la conception électronique (EDA) afin d’appliquer l’IA aux travaux de conception pour l’optimisation du schéma métallique de la conception numérique, l’optimisation de la bibliothèque de cellules et des paramètres EDA, la migration de la conception analogique, l’optimisation des circuits analogiques et l’exploration de l’espace de conception des circuits intégrés en 3D. Le flux de travail piloté par l’IA rationalise le processus de planification de l’étage afin d’optimiser l’intégrité thermique, du signal et de l’alimentation, maximisant ainsi les performances du système et la qualité du rapport qualité/prix.
« Notre collaboration avec TSMC sur les solutions de silicium avancées pour nos puces Nitro, Graviton, Trainium et Inferentia conçues pour AWS nous permet de repousser les limites des technologies de traitement et de packaging avancées, offrant à nos clients les meilleures performances en termes de prix pour pratiquement toutes les charges de travail fonctionnant sur AWS », a déclaré Gary Szilagyi, vice-président de la filiale de conception de puces Annapurna Labs d’Amazon.
« Ces approches ne sont que quelques exemples de la façon dont nous travaillons en étroite collaboration avec nos partenaires OIP pour permettre l’avenir des conceptions de puces IA, de la migration de la conception analogique à l’exploration de l’espace de conception des circuits intégrés 3D », a déclaré M. Kochpatcharin de TSMC.
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