Siemens modélise le vieillissement des puces et des boîtiers
Siemens EDA développe des modèles pour le vieillissement des boîtiers de puces complexes dans le temps, dans le cadre de ses outils de création de jumeaux numériques jusqu’au niveau du rack. Ces outils devraient être lancés dans les trois prochains mois dans le cadre de la gamme Calibre 3D.
Parallèlement à l’outil Innovator3D IC, l’outil Calibre 3DStress utilise l’analyse thermomécanique pour identifier l’impact électrique de la contrainte au niveau du transistor. Ensemble, ces outils visent à réduire les risques liés à la conception, au rendement et à la fiabilité des circuits intégrés et des chiplets complexes de la prochaine génération (2,5D/3D).
L’impact du vieillissement sur la conception des puces est particulièrement important du fait de la combinaison de différentes technologies de traitement, d’une puce plus fine et d’une consommation d’énergie plus élevée, combinée au montage sur un substrat. Avec les puces plus fines et les températures de traitement des boîtiers plus élevées des architectures de circuits intégrés 2,5D/3D, les concepteurs de puces et de chiplets ont découvert que les conceptions validées et testées au niveau de chaque puce ne sont souvent plus conformes aux spécifications après le reconditionnement du packaging.
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Le Calibre 3DStress commence au niveau de la puce, mais il sera étendu au packaging au cours des six prochains mois pour prendre en charge les jumeaux numériques au niveau du rack.
« Certains modes de défaillance sont liés au packaging », a déclaré Shetha Nolke, ingénieur produit principal chez Siemens EDA. « Nous commençons par la matrice, mais le vieillissement est difficile à modéliser rapidement, c’est pourquoi il y a encore des recherches sur la façon de procéder », a-t-elle ajouté.
« Dans un premier temps, l’outil sera utilisé pour les flux de validation qui commencent par le packaging, et nous prévoyons que les clients créeront des critères de validation au cours des six prochains mois. Le jumeau numérique donne à plusieurs équipes des vues multiples des données, de sorte que le fait de disposer d’un jumeau numérique cohérent assure la cohérence entre les différents groupes de conception. Si nous élargissons ce concept, nous pourrons l’étendre à la carte et au système en tant que continuum jusqu’au rack.
STMicroelectronics utilise ces outils dans le cadre d’un flux global pour le développement qualitatif et l’approbation quantitative, dit-elle.
« Il s’agit d’un grand changement par rapport à un système sur puce, non seulement en raison de la conception de la puce sur des nœuds plus petits, mais aussi parce que le processus SoC est très différent du processus de packaging », a-t-elle déclaré. « Il y a des problèmes thermiques liés au fonctionnement à une puissance plus élevée et il y a des étapes de processus pour le packaging qui imposent des contraintes fixes et des températures plus élevées que pour le SoC, les puces sont plus minces et les matériaux sont plus diversifiés, nous apportons donc la compréhension de l’analyse mécanique complète.
« Nous proposons une rétro-annotation pour la simulation des circuits de sorte que l’extraction des circuits tienne compte des contraintes, en se concentrant sur la puce pour comprendre l’analyse des contraintes et leur impact sur la fiabilité. Cela permet d’optimiser le placement des circuits intégrés afin d’éviter les problèmes de fiabilité. Nous proposons également un moyen de prendre les résultats et de les annoter pour comprendre l’impact de la contrainte sur la puce et le packaging afin qu’ils fonctionnent comme prévu.
La suite d’outils Innovator3D comprend Innovator3D IC Integrator, un poste de pilotage consolidé pour la construction d’un jumeau numérique à l’aide d’un modèle de données unifié pour la planification de la conception, le prototypage et l’analyse prédictive ; la solution Innovator3D IC Layout pour la mise en œuvre correcte par construction d’interposeurs et de substrats ; Innovator3D IC Protocol Analyzer pour l’analyse de la conformité de l’interface chiplet à chiplet et puce à puce ; et la solution Innovator3D IC Data Management, pour la gestion des travaux en cours des conceptions et de la propriété intellectuelle des données de conception.
Le nouveau moteur multi-physique de Calibre 3DStress permet l’analyse, la vérification et le débogage précis, au niveau du transistor, des contraintes thermo-mécaniques et du gauchissement dans le contexte du packaging 3D des circuits intégrés, ce qui permet aux concepteurs de puces d’évaluer comment l’interaction entre la puce et l’emballage affectera la fonctionnalité de leurs conceptions plus tôt dans le cycle de développement. Cela permet non seulement de prévenir les défaillances futures, mais aussi d’optimiser la conception pour de meilleures performances et une plus grande durabilité.
« En 2023, nous avons adopté la technologie de Siemens pour relever les défis complexes de conception et d’intégration de nos solutions de plate-forme avancées. La suite de solutions Innovator3D IC joue un rôle essentiel dans la mise en œuvre des solutions de haute performance que nous fournissons aux centres de données d’IA et de HPC », a déclaré Bryan Black, PDG de Chipletz, l’un des principaux fournisseurs de plates-formes d’IA fabless.
« L’outil Calibre 3DStress de Siemens EDA peut synthétiser la complexité des composants, des matériaux et des processus liés aux architectures de circuits intégrés en 3D et créer une analyse précise des contraintes au niveau de la propriété intellectuelle. Grâce à cet outil, ST a pu mettre en œuvre des flux de planification et de validation de la conception dès le début, et modéliser avec précision les défaillances électriques potentielles dues aux contraintes au niveau de la propriété intellectuelle dans un boîtier de circuit intégré en 3D. Il en résulte une amélioration de la fiabilité et de la qualité, ainsi qu’une réduction des délais de mise sur le marché », a déclaré Sandro Dalle Feste, directeur principal de l’APMS Central R&D chez STMicroelectronics.
eda.sw.siemens.com/fr-US/ic-packaging/3d-ic-design/
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