Logiciel de conception de FPGA amélioré
La suite d’outils Libero SoC comprend le simulateur ModelSim de Mentor Graphics qui assure la vérification ligne par ligne du code HDL. La simulation peut être effectuée à tous les niveaux, comportemental (pré-synthèse), structurel (post-synthèse) et dynamique avec rétro-annotations. Intuitive et conviviale, l’interface utilisateur graphique autorise une identification rapide des problèmes de débogage. La version v11.8 comprend désormais ModelSim Microsemi Pro qui donne aux concepteurs la possibilité d’accéder à la simulation dans des environnements en langage mixte ainsi qu’à une amélioration des temps d’exécution de 20% pour les versions récentes de l’outil.
« Notre Libero SoC v11.8 offre des améliorations significatives comme ModelSim ME Pro qui supporte la simulation en langage mixte pour VHDL (VHSIC Hardware Description Language), Verilog et SystemVerilog. Cela permet aux utilisateurs de cibler un large éventail de modèles de propriété intellectuelle (IP) sans se soucier de mélanger des langages, » déclare Jim Davis, vice-président de l’ingénierie logicielle chez Microsemi. « Il comprend également les dernières améliorations de SmartDebug, telles que les FPGA Hardware Breakpoint (FHB), une fonctionnalité unique à nos FPGA. Les FHB permettent aux utilisateurs de définir des points d’arrêt dans leurs conceptions et de progresser pas à pas par cycle d’horloge, offrant une excellente visibilité et réduisant significativement le temps de débogage. »
Alors que les points d’arrêt sont employés traditionnellement dans les logiciels embarqués, ils peuvent maintenant être utilisés pour supporter les fonctions de débogage logique des FPGA. C’est un moyen efficace d’augmenter la productivité, la facilité d’utilisation et l’efficacité des conceptions sur FPGA, car il se traduit par un temps de mise sur le marché plus rapide, en particulier dans la phase de validation qui constitue la plus longue partie du cycle de développement de produits. Ces améliorations significatives de SmartDebug complètent les fonctionnalités de débogage existantes, offrant une approche innovante pour déboguer l’état des composants à FPGA, la mémoire et les transceivers SerDes, sans utiliser un analyseur logique intégré (ILA).
Ce logiciel v11.8 est bien adapté pour les conceptions FPGA visant les applications dans les secteurs de l’aérospatiale, de la défense, de la sécurité, des communications, des centres de données, de l’industrie et de l’automobile. Il s’est doté de multiples fonctionnalités supplémentaires, y compris une présentation de netlist offrant une visibilité sur différentes structures internes, de nouvelles fonctions de gestion des contraintes proposant des flux de blocs et d’entrée/sortie (E/S), des améliorations de 20% des temps d’exécution de son interface utilisateur SmartTime et le support du système d’exploitation Windows 10.
En matière de sécurité, cette version propose la solution propriétaire Secured Production Programming Solution (SPPS) qui génère et insère des clés cryptographiques et des flux de données de configuration pour éviter la sur-fabrication, le clonage, l’ingénierie inversé, l’insertion de logiciels malveillants et d’autres menaces de sécurité.
Afin de faciliter une large adoption, cette version est également livrée avec une licence d’évaluation de 60 jours pour les conceptions de référence FPGA et SoC propriétaires basés sur de la mémoire flash, les tutoriels et les notes d’application. Cette licence d’évaluation conviviale et intuitive offre aux utilisateurs une méthode plus simple pour commencer avec Libero SoC.
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