L’IA générative multiplie par cinq la productivité de conception RTL
Cadence Design Systems a développé un outil d’analyse et de débogage pour améliorer la productivité de la conception et de l’implémentation du niveau de transfert de registre (RTL) en utilisant l’IA générative.
Les concepteurs de puces d’ARM, Mediatek, Socionext et l’unité de conception de puces T-head d’Alibaba utilisent l’IA générative dans le studio de conception RTL Joules de Cadence pour une conception RTL entièrement optimisée avant le transfert de l’implémentation. Il prend en charge l’IA générative pour l’exploration de la conception RTL grâce à l’outil Cerebrus et à l’analyse des big data pour fournir des estimations physiques rapidement et avec précision. La productivité de la conception RTL peut ainsi être multipliée par cinq et la qualité des résultats (QoR) peut être améliorée de 25 % dans la RTL.
« L’identification des goulets d’étranglement de la RTL au début du cycle de conception est essentielle pour le développement de la propriété intellectuelle et permet des mises à jour plus rapides, une RTL de meilleure qualité et un meilleur PPA. Pour Arm en particulier Joules RTL Design Studio peut nous aider à identifier les points problématiques associés à la congestion et à la logique profonde, ce qui nous permet de gagner un temps considérable dans la recherche de la cause première », a déclaré Mark Galbraith, vice-président de l’ingénierie de la productivité chez ARM.
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Joules RTL Design Studio s’appuie sur l’outil existant Joules RTL Power de Cadence en ajoutant une visibilité sur la puissance, les performances, la surface et l’encombrement (PPAC).
Le système intelligent d’assistance au débogage RTL fournit des mesures PPAC précoces ainsi que des informations de débogage exploitables tout au long du cycle de conception – logique, physique et mise en œuvre de la production – afin que les ingénieurs puissent explorer les scénarios de simulation et les résolutions potentielles pour minimiser les itérations et améliorer les résultats de la conception.
Joules RTL Design Studio partage les mêmes moteurs que le système d’implémentation Innovus, la solution de synthèse Genus et la solution Joules RTL Power, ce qui permet aux utilisateurs d’accéder à toutes les fonctions d’analyse et d’exploration de la conception à partir d’une seule interface graphique pour un QoR optimal.
Les concepteurs de puces utilisent de plus en plus l’IA générative pour améliorer leur productivité avec Verilog.
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Le Cerebrus Intelligent Chip Explorer est utilisé pour explorer les scénarios de l’espace de conception, tels que l’optimisation du plan de travail et les compromis entre la fréquence et la tension. Elle est reliée à la plateforme JedAI (Joint Enterprise Data and AI), qui permet d’analyser les tendances et les idées entre les différentes versions du RTL ou entre les générations de projets antérieures.
L’intégration des vérificateurs de « lint » permet aux ingénieurs d’exécuter des vérificateurs de « lint » de manière incrémentielle afin d’exclure d’emblée les problèmes de données et de configuration, ce qui réduit les erreurs et les délais d’achèvement.
« Les concepteurs RTL peuvent désormais accéder rapidement à toutes les informations physiques nécessaires au débogage PPAC sans avoir à attendre l’implémentation, ce qui prenait auparavant des jours ou des semaines « , a déclaré le Dr Chin-Chi Teng, vice-président senior et directeur général du Digital & Signoff Group chez Cadence.
« Joules RTL Design Studio donne aux concepteurs une visibilité sur les défis lorsqu’ils peuvent encore être relevés facilement, ce qui accélère en fin de compte le délai de mise sur le marché. Nos premiers engagements ont réaffirmé notre objectif initial d’une convergence RTL jusqu’à 5 fois plus rapide et d’une amélioration du QoR jusqu’à 25 %. »
Les concepteurs de puces utilisent l’IA générative
« Nos ingénieurs ont pu améliorer leur productivité de 2 à 3 fois grâce à l’efficacité de l’analyse, ce qui a permis de réduire considérablement les itérations entre les concepteurs RTL et l’implémentation », a déclaré Shunji Katsuki, directeur général de la division de développement de systèmes SoC, Global Development Group chez Socionext.
« Joules RTL Design Studio nous fournit un mécanisme robuste et efficace pour trouver et classer les violations de synchronisation en fonction des causes logiques et physiques, ainsi qu’une analyse des goulets d’étranglement et une analyse croisée du RTL, du schéma et de la mise en page. Les problèmes de conception ont été découverts plus tôt qu’ils ne l’auraient été avec notre ancien processus de conception frontale. En conjonction avec le flux numérique complet de Cadence – Genus Synthesis Solution, Innovus Implementation System et Tempus Timing Signoff Solution – nos calendriers de conception ont encore été réduits. En plus de la conception sur laquelle nous travaillons actuellement, nous prévoyons d’utiliser Joules RTL Design Studio pour améliorer l’efficacité de la conception dans le cadre de projets futurs ».
« Nos équipes de conception RTL se concentrent sur la création de produits en silicium qui offrent des expériences utilisateur plus intelligentes avec plus de performance et d’efficacité énergétique. Pour ce faire, elles doivent prendre des décisions de conception fondées sur des estimations précoces de la puissance, des performances, de la surface et de l’encombrement », a déclaré Harrison Hsieh, directeur général principal du développement des produits en silicium chez MediaTek.
« Le prototypage physique précis de Joules RTL Design Studio permet à nos concepteurs d’innover en toute confiance, en réduisant le nombre d’itérations entre les équipes frontales et backend, ce qui permet à MediaTek de mettre plus rapidement sur le marché sa grande variété de produits différenciés. »
« Avec Joules RTL Design Studio de Cadence, nous pouvons réaliser une analyse efficace et précise de la répartition de la puissance bien plus tôt dans la phase de conception. La capacité de prédiction de puissance de l’outil permet des itérations d’optimisation RTL rapides afin que notre équipe de conception puisse accélérer l’optimisation RTL de manière efficace », a déclaré Zejian CAI, COT Methodology, T-Head, Alibaba.
www.cadence.com/go/joulesrtldspr.
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