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Intégration 3D : le Leti et Intel cherchent à quadrupler les vitesses des liaisons hybrides

Technologies |
Par CEA LETI/DanielCardon


Le Leti vient de porter à maturité industrielle avec l’équipementier SET (Smart Equipment Technology basé à Saint Jeoire) un procédé de « direct hybrid bonding puce » sur wafer qui associe une  précision d’alignement inférieure au micron et un haut rendement. En parallèle, le Leti explore avec Intel un autre procédé puce sur wafer susceptible de quadrupler les cadences actuelles. 

La collaboration avec SET a porté sur du collage hybride, entre des puces et un wafer dont les surfaces étaient constituées de cuivre et d’oxydes. On retrouve notamment ce cas de figure sur des processeurs d’intelligence artificielle qui empilent des matériaux III-V (LED, capteur d’images…) sur des composants silicium tels que mémoires et circuits CMOS.

Un équipement industriel disponible

Le projet a donné naissance à un équipement industriel au rendement élevé et à la précision d’alignement inférieure au micron, assurée par un procédé optique. Il est désormais utilisé en routine dans les salles blanches du CEA-Leti. La principale contrainte portait sur l’ultra-propreté de l’environnement, afin de garantir que les deux surfaces à assembler seraient exemptes de toute contamination particulaire. L’équipement conçu avec SET répond à cette exigence, avec notamment une adaptation de la partie robotique qui évite cette contamination. 

Pour améliorer la productivité, les chercheurs se sont penchés en particulier sur le nettoyage des puces après leur découpe. La durée de cette étape très coûteuse en temps a été raccourcie grâce au développement d’une stratégie de nettoyage optimisée.

Avec Intel, goutte d’eau et hauts rendements

Toujours dans le domaine de l’assemblage puce sur wafer, le CLeti étudie avec Intel une autre voie : obtenir des alignements ultra-précis grâce aux forces de capillarité d’une goutte d’eau. De nombreux laboratoires étudient ce sujet depuis des années, mais aucun ne l’a porté jusqu’ici à maturité industrielle. La solution envisagée : réaliser un prépositionnement avec un robot de « pick and place » très rapide, mais peu précis en alignement (plus de 200 microns) ; puis laisser les forces de capillarité de la goutte d’eau terminer le travail, sachant qu’elles sont capables d’aligner la puce sur le wafer à 400 nm près.

Cette solution est pour l’instant exploratoire, et nécessiterait le développement d’un équipement dédié. Certains points restent à valider, par exemple la compatibilité du cuivre avec l’eau. 

Il faut noter toutefois que la précision d’alignement obtenue correspond aux exigences annoncées pour les prochaines générations de circuits, soit 500 nm. Quant au recours au robot de « pick and place », il laisse espérer des cadences de 2000 puces/heure, quatre fois supérieures à celles des lignes industrielles d’aujourd’hui.

CEA-Leti   –   SET  –  Intel


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