imec trace la voie pour aller au-delà de 1nm
Le laboratoire de recherche belge imec a tracé la voie vers la technologie des process de semiconducteurs et la conception de puces avec des géométries inférieures à 1 nm jusqu’à la génération A2 à deux angströms. « Nous sommes convaincus que la loi de Moore ne s’arrêtera pas, mais il y aura de nombreuses approches qui y contribueront toutes », a déclaré Luc van den Hove, PDG d’imec lors de la conférence Futures.
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Il souligne plusieurs générations d’architecture des composants, évoluant de la technologie FinFET à la technologie feuille de fourche ( forksheet) et vers les canaux atomiques, ainsi que de nouveaux matériaux et l’introduction de systèmes de lithographie à NA élevé par ASML dont le développement prend de nombreuses années. Les prototypes de systèmes NA en cours d’installation verront leur déploiement commercial en 2024.
« Nous sommes convaincus que les outils de lithographie seront là pour étendre la loi de Moore bien au-delà de la génération équivalente de 1 nm. Mais nous devrons développer de nouvelles architectures de composants. Cela permettra le rétrécissement d’une cellule standard », a-t-il déclaré. FinFET a été le cheval de bataille de 10 nm à 3 nm. « A partir d’une porte de 2 nm, les architectures « gate all around », constituées d’un empilement de nanofeuilles, seront le concept le plus probable. »
Il souligne l’architecture forksheet développée à l’imec. Cela nous permet de rapprocher le canal n et le canal p avec un matériau barrière. Ce sera une option pour étendre la la technologie « gate all around » au-delà de 1 nm. Ensuite, vous pouvez mettre les canaux n et p l’un au-dessus de l’autre pour une mise à l’échelle supplémentaire et nous pensons avoir réussi à développer les premières versions de ceux-ci.
Ensuite, il existe de nouveaux matériaux utilisant du tungstène ou du molybdène qui peuvent fournir des longueurs de porte de quelques atomes pour les processus A10 (1 nm) en 2028 et inférieurs avec des structures à quatre Angstroms (A4) en 2034 et deux Angtroms (A2) en 2036. « Nous avons récemment présenté les premières versions de ces dispositifs à canaux atomiques. Ceux-ci nous amèneront aux générations inférieures à 1 nm », a-t-il déclaré.
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« Mais nous devons également améliorer les performances de l’interconnexion. Une option intéressante consiste à déplacer l’alimentation électrique à l’arrière de la plaquette. Cela laisse plus de flexibilité de conception pour l’interconnexion sur la face avant. « Tout cela se traduit par une mise à l’échelle pour les quinze à vingt prochaines années », a-t-il déclaré.
Pour réaliser les avantages de tout cela, nous avons besoin d’un changement de paradigme vers des architectures plus spécifiques à un domaine, dit-il. Les futurs dispositifs de système sur puce seront intégrés sous la forme d’une pile 3D de puces utilisant les technologies de « vias » dans le silicium (TSV) et de « microbumps », par exemple en empilant une mémoire SRAM pour le cache L1 juste au-dessus de la logique de base et en utilisant des puces avec différentes technologies de process pour différentes tâches. Cela conduit à plusieurs puces 3D pouvant être connectées sur un interposeur en silicium.
« Nous avons développé toutes ces technologies habilitantes qui sont progressivement reprises par l’industrie en ce moment même », a-t-il déclaré.
« Nous devons prendre en compte la durabilité de la fabrication de ces composants, la consommation d’électricité, l’eau, les produits chimiques. Pour optimiser ces process, il ne suffit pas d’examiner les performances, la puissance et la surface, mais nous devons prendre en compte les aspects environnementaux de ces technologies »,
“We have been developing all these enabling technologies that are gradually being picked up by industry as we speak,” he said.
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