FPGA économiques et à faible consommation
La famille LatticeECP4 hérite des atouts de la série précédente LatticeECP3, offrant au grand public des caractéristiques de haute qualité tout en restant économique et à faible consommation d’énergie. Ainsi les FPGA LatticeECP4 conviennent parfaitement au développement de plates-formes grand public pour toute une variété d’applications : têtes radio distantes, systèmes d’antennes distribuées, stations de base cellulaires, réseau Ethernet, commutation, routage, réseau industriel, traitement vidéo, transmission vidéo et centre de traitement de données.
Les FPGA LatticeECP4 contiennent jusqu’à seize canaux SERDES 6 Gbits/s, compatibles CEI, et embarquent des blocs de codage de sous-niveau physique (PCS : Physical Coding Sub-layer) aussi bien en boîtiers économiques de type " wire-bond " qu’en boîtiers de haute performance de type " flip chip ". Les utilisateurs ont ainsi le choix de déployer un FPGA LatticeECP4 dans des systèmes puce à puce ou dans des applications ayant de vaste fond de panier. La fonctionnalité configurable SERDES/PCS peut être intégrée de manière transparente avec les moteurs de communication durcis afin de constituer à moindre coût des sous-systèmes complets, dotés d’une bande passante élevée. Les moteurs de communication vont jusqu’à diviser par 10 la consommation et le coût par rapport à des implémentations similaires sur d’autres matrices FPGA. Le portfolio de LatticeECP4 Communication Engines comprend des solutions pour PCI Express 2.1, de multiples MAC pour 10 Gigabit Ethernet et Tri-speed Ethernet ainsi que Serial RapidIO (SRIO) 2.1. L’association de SERDES/PCS et des moteurs de communication (Communication Engines) convient parfaitement à la réalisation de conceptions complexes basées sur des protocoles série, le tout à plus faible coût, pour une consommation plus basse et un encombrement réduit, tout en permettant une mise sur le marché plus rapide.
Un traitement DSP innovant réduit le nombre de multiplieurs
La famille LatticeECP4 se distingue par de puissants blocs de traitement DSP (digital signal processing) réunissant des multiplieurs 18×18, de larges UAL, des arbres d’additionneurs et des chaînes de propagation de la retenue, permettant la mise en cascade de plusieurs unités. Une architecture logique de grande efficacité puisque chaque bloc DSP LatticeECP4 équivaut à quatre blocs DSP LatticeECP3. Résultat : les possibilités de traitement du signal sont multipliées par 4 par rapport à la génération précédente. Les multiplieurs 18×18 peuvent être éclatés en 9×9 ou combinés pour former une structure 36×36 ; une souplesse qui permet de s’adapter parfaitement aux exigences de l’application client. En outre, jusqu’à 576 multiplieurs peuvent être mis en cascade pour réaliser des filtres complexes utiles dans les applications têtes radio distantes (RRH) sans fil, les systèmes d’antennes RF basés MIMO ou des applications de traitement vidéo.
Plus de performances et plus de capacités
Les FPGA LatticeECP4 sont jusqu’à 50% plus rapides que les composants de la génération précédente. Ils affichent des interfaces mémoire DDR3 à 1066 Mbits/s et des entrées/sorties LVDS à 1,25 Gbits/s pouvant également assurées en tant qu’interfaces série Gigabit Ethernet. La nouvelle famille LatticeECP4 bénéficie aussi de 66% de ressources logiques supplémentaires ainsi que de 42% en plus de mémoire embarquée ; le tout permettant aux concepteurs de réaliser des systèmes sur puce complets dans des FPGA. " La famille de FPGA LatticeECP4 offre à nos clients une combinaison inédite d’excellentes caractéristiques –haute performance, faible coût et basse consommation- qui sont indispensables pour les applications, complexes mais sensibles en coût, de type sans fil, filaires et informatiques. Lattice a toujours été un pionnier pour nos clients, en proposant des innovations à la pointe du progrès dans des composants néanmoins économiques. Les matrices LatticeECP4 étant maintenant supportées par notre logiciel de conception Lattice Diamond, nos clients peuvent commencer immédiatement à réaliser des plates-formes plus larges mais de plus faible consommation, afin d’étendre leurs marchés, " déclare Sean Riley, Lattice Corporate Vice President and General Manager, Business Group.
Support de développement pour les FPGA LatticeECP4
Lattice fournit des cœurs de propriété intellectuelle (IP), des cartes de développement et le logiciel de conception pour un démarrage immédiat des projets et une rapide mise sur le marché. La panoplie de cœurs IP comprend notamment : CPRI, OBSAI, Serial RapidIO, XAUI, SGMII/Gigabit Ethernet, PCI Express, SMPTE pour la connectivité série ; filtres FIR, FFT, codeurs/décodeurs Reed-Solomon, CORDIC, CIC, NCO pour les fonctions DSP ; et plusieurs autres cœurs pour les interfaces mémoire et la connectivité.
L’environnement de conception Lattice Diamond Design accélère le temps de développement
Dès maintenant les clients peuvent concevoir avec les FPGA LatticeECP4 en utilisant le logiciel Lattice Diamond version 1.4 beta. Ce logiciel est le nouvel environnement phare pour la conception avec les FPGA Lattice. Il fournit un jeu complet de puissants outils, des flux de conception efficaces et une interface utilisateur permettant de cibler plus rapidement les applications FPGA à faible consommation et sensibles en coût. En outre, Lattice Diamond assure toujours des fonctionnalités, leaders de l’industrie, spécifiquement développées pour les applications économiques et à faible consommation. Parmi ces fonctionnalités, citons : un calculateur de puissance extrêmement précis, un calculateur de bruit en sortie dû aux commutations simultanées sur les broches, des algorithmes prouvés MAP et PAR pour l’implémentation FPGA permettant de réaliser des solutions économiques en énergie et en coût.
Au sujet de la famille FPGA LatticeECP4
La famille FPGA LatticeECP4 comprend six composants, dotés de SERDES 6G multi-protocoles, compatibles avec les standards, proposés en boîtiers économiques de type " wire-bond ". Ces six composants proposent également des interfaces mémoire DDR1/2/3 avec des vitesses allant jusqu’à 1066 Mbits/s, et de puissants blocs DSP pouvant être mis en cascade et convenant parfaitement aux traitements du signal en haute performance RF ou en bande de base aussi bien qu’au traitement d’image. Cadencés à 1,25 Gbits/s, les FPGA LatticeECP4 affichent aussi des E/S LVDS rapides ainsi que jusqu’à 10,6 Mbits de mémoire embarquée. Les densités logiques s’échelonnent de 30K LUT à 250K LUT avec jusqu’à 512 E/S utilisateurs. Les caractéristiques haute performance de la famille FPGA LatticeECP4 sont les suivantes :
– Des blocs DSP qui autorisent jusqu’à 36×36 fonctions MAC (Multiply and Accumulate) fonctionnant à plus de 500 MHz. Les slices DSP permettent également une mise en cascade innovante afin d’implémenter de larges UAL et des arbres d’additionneurs sans être pénalisé par des goulots d’étranglement dus à la logique FPGA. Ces blocs DSP comprennent chacun une logique accélérée permettant de multiplier par 4 la bande passante de chaque bloc DSP par rapport aux performances des générations précédentes.
– SERDES 6 Gbits/s, compatible CEI-6G, et pouvant gérer de multiples protocoles sur chaque quad SERDES. Parmi eux, citons : PCI Express 2.1, CPRI, OBSAI, XAUI, Serial RapidIO 2.0, SGMII/ Gigabit Ethernet et 10 Gigabit Ethernet.
– Les blocs SERDES/PCS ont été spécifiquement conçus pour assurer des liens CPRI à faible variation de latence ; ces liens intervenant dans les stations de base sans fil avec une connectivité RRH (Remote Radio Head).
– Les blocs moteur de communication (Communication Engine) en dur utilisant des zones métallisées durcies pour réaliser de multiples fonctions comme des blocs 10GbE et Triple Speed MAC, ou PCI Express 2.1 ou SRIO 2.1. Ces blocs sont dix fois plus efficaces au niveau superficie et consommation que les implémentations FPGA classiques.
– Compatibilité avec le standard SMPTE Serial Digital Interface, avec la possibilité sans précédent de supporter des signaux 3G, HD et SD vidéo, indépendamment sur chaque canal SERDES. Le support du triple débit est assuré sans faire appel à une technique de sur-échantillonnage, consommant ainsi la plus faible quantité possible d’énergie.
– E/S LVDS à 1,25 Gbits/s, avec des blocs horloge de récupération des données (Clock Data Recovery), permettant l’interface avec des convertisseurs analogique-numérique (CAN) et numérique-analogique (CNA) de haute performance et l’implémentation de liens SGMII/GbE. La possibilité d’assurer la fonctionnalité CDR sur les E/S d’usage général accroît grandement le nombre d’E/S série disponibles pour le concepteur. Ainsi, des FPGA de plus petite taille peuvent convenir même si un grand nombre de canaux SERDES sont nécessaires à l’application ; ce qui réduit beaucoup le coût d’implémentation d’une logique d’interface série Ethernet.
Des clients sélectionnés conçoivent déjà avec les FPGA LatticeECP4 en utilisant le logiciel de conception Lattice Diamond 1.4 beta. Des échantillons de ces composants seront disponibles au premier semestre 2012 et la production en volume est prévue pour le second semestre 2012.
