Cadence déploie les IP de vérification au niveau puce
Avec la nouvelle solution Cadence System VIP, les concepteurs peuvent désormais bénéficier au niveau puce de l’expertise acquise par Cadence dans le domaine de l’automatisation de la vérification au niveau IP. Les tests créés avec la solution Cadence System VIP peuvent être portés sur les moteurs de simulation, d’émulation et de prototypage de Cadence, et être étendus à la mise en opération post-silicium. La suite Cadence System VIP se compose de quatre nouveaux outils et bibliothèques :
• System Testbench Generator : cet outil permet de générer automatiquement des bancs de tests pour systèmes sur puce (SoC) avec des configurations mémoire, cache, interface et bus d’une grande complexité ;
• System Traffic Libraries : ces bibliothèques de trafic au niveau système mettent à la disposition des utilisateurs un riche portefeuille de tests prédéfinis qui peuvent être connectés à un banc d’essais System VIP, y compris les sous-systèmes de cohérence de cache, de performances, PCI Express (PCIe) et NVMe ;
• System Performance Analyzer : cet analyseur de performances système fournit un rapport complet d’analyse et permet de visualiser les performances des sous-systèmes mémoire, des interconnexions et des périphériques ;
• Système Verification Scoreboard : ce « tableau de scores » fournit des vérifications complètes de la cohérence de cache et des données pour l’ensemble des interconnexions, mémoires et périphériques cohérents.
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