Akeana RISC-V s’attaque à l’ensemble des IP ARM
Une startup américaine est sortie de son mode furtif avec une base de données capable de générer des cœurs de CPU RISC-V sur toute la gamme des performances, des microcontrôleurs aux centres de données.
Akeana cherche à s’attaquer directement à ARM avec plusieurs familles de cœurs RISC-V, des unités de gestion de la mémoire, des contrôleurs d’interruption et des interconnexions, tous générés à partir d’une seule base de données System Verilog, y compris des moteurs matriciels et des moteurs vectoriels pour les accélérateurs d’intelligence artificielle.
« Nous sortons de la clandestinité avec ce que nous pensons être le seul processeur RISC-V doté de la gamme de cœurs Neoverse », a déclaré Rabin Sugumar, PDG d’Akeana, à eeNews Europe. « Nous pensons qu’il s’agit d’une percée dans l’industrie, nous ne pensons pas que cela ait été fait auparavant avec cette gamme de cœurs à partir d’une seule base de données.
Au cours des trois dernières années, l’entreprise a levé 100 millions de dollars auprès d’investisseurs expérimentés, Mayfield et Kleiner Perkins, et emploie 150 personnes, dont la moitié aux États-Unis et l’autre en Asie.
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« Nous sommes une entreprise de propriété intellectuelle pure », déclare Sugumar. « Les innovations sont un très large ensemble de droits de propriété intellectuelle à faible coût d’exploitation, ce qui nous permet de poursuivre le développement à faible coût d’exploitation et de réussir avec une petite part de marché.
« Pour ARM ou MIPS, il existe une équipe distincte pour chaque cœur, ce qui fait qu’il y a beaucoup d’équipes. Tous nos cœurs sont issus d’une base de données hautement configurable avec des idées innovantes sur la manière de procéder, depuis les petits microcontrôleurs jusqu’au cœur V2 Neoverse. S’il y a un bogue ou un problème de synchronisation, nous le corrigeons une fois.
Le compilateur est séparé et n’est pas généré par la base de données, ce qui est différent des approches adoptées par Tensilica ou Codasip. Mais le compilateur open source gcc-03 est suffisamment bon, estime Sugumar.
« Nous pouvons donc couvrir toute la gamme d’ARM avec une petite équipe », a-t-il déclaré. « La configurabilité est ce qui permet de réduire les coûts d’exploitation, mais les clients ne veulent pas d’une base de données configurable, car ils ne savent pas quoi en faire.
Akeana a donc produit trois séries de cœurs RISC-V, et les cœurs individuels peuvent être personnalisés pour des applications particulières.
La série 100 : une gamme de processeurs hautement configurables dotés de cœurs RISC-V 32 bits à un seul thread qui prend en charge des applications allant des microcontrôleurs intégrés aux passerelles de périphérie et aux appareils informatiques personnels.
La gamme de processeurs de la série 1000 comprend des cœurs RISC-V 64 bits et un MMU pour prendre en charge des systèmes d’exploitation riches, tout en conservant une faible consommation et en nécessitant une faible surface d’implantation. Ces processeurs prennent en charge les pipelines avec ou sans ordre, le multithreading, l’extension vectorielle, l’extension de l’hyperviseur et d’autres extensions qui font partie des profils RISC-V récents et à venir, ainsi que des extensions optionnelles de calcul de l’intelligence artificielle, en exécutant quatre threads par cycle.
La série 5000 fournit des cœurs de processeur 64 bits à 12 étages de désordre plus performants avec des moteurs vectoriels de 512 bits et 4 threads par cycle pour les ordinateurs portables, les centres de données et l’infrastructure en cloud. Ces processeurs sont compatibles avec la série 1000 d’Akeana, mais avec des performances beaucoup plus élevées pour les threads uniques, afin de rivaliser avec la série X d’ARM.
Il y a dix noyaux dans les trois familles, mais les modifications peuvent être apportées en quelques semaines et sont incluses dans la base de données pour les autres noyaux, précise-t-il.
Le processeur System IP : une collection de blocs IP nécessaires à la création de SoCs processeurs, incluant un Coherent Cluster Cache, I/O MMU, et Interrupt Controller IPs. De plus, Akeana fournit des IP Scalable Mesh et Coherence Hub (compatibles avec AMBA CHI) pour construire de grands sous-systèmes de calcul cohérents pour les centres de données et d’autres cas d’utilisation.
Un moteur de calcul matriciel IA décharge les opérations de multiplication matricielle pour l’accélération de l’IA. Configurable en taille et prenant en charge différents types de données, il peut être attaché au bloc de cache du cluster cohérent comme un cœur pour un partage optimal des données.
« Nous avons des cœurs bas de gamme, mais c’est dans les cœurs haut de gamme que se trouve l’argent et que la différenciation est importante », explique Bruno Putman, vice-président des ventes et du développement chez Akeana, à eeNews Europe: ECInews. « Pour l’instant, le marché des cœurs très haut de gamme (Neoverse V2) n’existe pas, mais les Neoverse N1 et N2 sont probablement plus intéressants pour les applications mobiles.
L’accent est mis sur les grappes de cœurs avec l’interconnexion CHI et mesh pour les conceptions de systèmes sur puce (SoC) afin de fournir des performances plutôt que des chiplets. « Pour l’instant, nous faisons de l’IP, donc si un client vient nous voir et veut un chiplet, nous l’envisagerons, mais ce n’est pas encore le cas, mais nous avons intégré l’UCIe pour les protocoles chiplet », a déclaré Sugumar.
L’entreprise propose trois options pour l’IP aux clients disposant d’une version Akeana de l’émulateur Qemu. L’émulateur Cadence Palladium, et nous apportons des cœurs sur des FPGA.
« Nous prévoyons des lancements dans le courant de l’année ou l’année prochaine, pour de petites grappes Android destinées à un vêtement, pour des applications de réseau nécessitant des cœurs de performance et des grappes de réseau multicœur, et pour l’intelligence artificielle où les cœurs de commande avec les extensions vectorielles agissent comme moteur d’intelligence artificielle », a déclaré M. Sugumar.
L’entreprise commence également à développer un système de certification pour l’industrie automobile.
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