L’IP SureCore réduit la consommation des puces d’IA
La KU Leuven, en Belgique, utilise la propriété intellectuelle de SureCore pour réduire de 40 % la puissance dynamique d’une puce d’intelligence artificielle.
Le PowerMiser IP a été utilisé dans un processus FinFET de 16 nm et peut réduire la puissance dynamique jusqu’à 50 % et la puissance statique/de fuite jusqu’à 20 % par rapport aux solutions SRAM de fonderie et autres, avec des économies sur l’ensemble du processus, de la tension et de la plage de température. SureCore, à Sheffield (Royaume-Uni), prévoit une variante à 7 nm de cette technologie.
- SureCore optimise la mémoire IP de l’IA pour une faible consommation d’énergie
- Compilateur de mémoire à faible consommation d’énergie pour les conceptions FINFET de 16 nm
« Les gens oublient que les moteurs initiaux du nœud 16 nm étaient les solutions mobiles et HPC, et que la plupart des éléments de propriété intellectuelle développés pour ce nœud ont été optimisés pour la performance et non pour la puissance », a déclaré Paul Wells, PDG de sureCore. « Aujourd’hui, le nœud 16 nm pourrait presque être considéré comme un nœud mature avec plusieurs millions de composants sur le terrain. Les développeurs d’applications avant-gardistes cherchent maintenant à exploiter les caractéristiques de densité, de fuite et de puissance améliorées de ce nœud, en particulier pour les appareils portables, médicaux et Edge-AI. C’est là que notre SRAM PowerMiser peut apporter d’énormes avantages en permettant de respecter des budgets d’alimentation ambitieux ».
« Nous avons acquis une licence sur la propriété intellectuelle PowerMiser de sureCore parce que nous voulions créer une nouvelle puce accélératrice de traitement neuronal pour les applications d’intelligence artificielle. La puce a des besoins très élevés en matière de traitement informatique et, bien entendu, de tels dispositifs présentent également des caractéristiques de consommation d’énergie importantes », a déclaré le professeur Wim Dehaene de la KU Leuven, qui travaille dans la division de recherche MICAS du département d’ingénierie électrique de la KU Leuven.
L’année dernière, MICAS a mis au point un calcul numérique en mémoire (DIMC) pour la reconnaissance visuelle qui utilise des quantités substantielles de mémoire SRAM. La puce FinFET 16 nm de HUNBN présente un accélérateur complet basé sur l’IMC. Elle montre que le DIMC est une alternative économe en énergie pour les accélérateurs classiques, en particulier lorsque le modèle est de taille modérée et peut tenir en une seule fois sur la puce. Cela a donné une puce de réseau neuronal avec une efficacité optimale de 24 TOPS/W pour une quantification à 4 bits et une performance de 30 images par seconde.
www.micas.be ; www.surecore.com
Si vous avez apprécié cet article, vous aimerez les suivants : ne les manquez pas en vous abonnant à :
