Haut débit : Cadence réalise une interface IP 4 400 millions de transferts par seconde
Par
Alain Dieul
Réalisé par Cadence dans la technologie 7 nm de TSMC, le circuit de test atteint le débit de 4 400 millions de transferts par seconde (MT/s), soit un taux 37,5 % plus élevé que celui de la mémoire DDR4 actuellement la plus rapide du marché (3 200 MT/s). Grâce à cette avancée majeure, les fabricants de systèmes sur puce qui développent des sous-systèmes mémoire à haut débit pour serveurs, solutions de stockage et applications d’entreprise haut de gamme, peuvent commencer à développer leurs sous-systèmes mémoire DDR5 en utilisant les IP PHY et contrôleur validées sur silicium proposées par Cadence.
www.cadence.com/go/ddr5iptestchip.
Cadence étend sa plateforme Virtuoso
Un DSP qui améliore les performances des applications de vision et d’intelligence artificielle
Premiers chips de test 3nm par IMEC et Cadence
Si vous avez apprécié cet article, vous aimerez les suivants : ne les manquez pas en vous abonnant à :
ECI sur Google News