Chipset de génération d’horloges à faible niveau de bruit
Le chipset est constitué d’un circuit PLL, une boucle à verrouillage de phase conforme au standard d’interfaçage série JESD204B, et d’un synthétiseur d’horloge, conçus pour répondre aux exigences de fréquence élevée et de faible bruit de phase pour les infrastructures radio 2G, 3G et 4G LTE. S’appuyant sur la technologie propriétaire éprouvée FemtoClock NG, les caractéristiques de faible bruit de phase permettent aux convertisseurs CAN et CNA de fonctionner avec une grande précision et de très faibles niveaux de distorsion. Ceci se traduit par une meilleure intégrité du signal en transmission et une sensibilité améliorée en réception, autorisant un débit de données supérieur et un taux d’erreurs de bits BER amélioré. En outre, le niveau réduit de bruit dans le circuit radio permet aux concepteurs de stations de base d’en diminuer les coûts et la complexité en relaxant les contraintes de filtrages du système.
"Chez IDT, nous sommes bien conscients des effets indésirables que peut avoir le bruit sur la chaîne du signal radio, et nous avons développé ce chipset pour apporter aux concepteurs un outil pour adresser ce problème," déclare Christian Kermarrec, Vice-Président et Directeur Général de la division Horloges et Synchronisation d’IDT. "Notre nouveau chipset offre également plusieurs fonctionnalités clé, comme la synchronisation conforme JESD, ou l’atténuation intégrée de gigue pour une intégration aisée dans les architectures spécifiques de nos clients. Ces nouveaux dispositifs viennent compléter notre offre en circuits d’horloges et de synchronisation ainsi que nos gammes de convertisseurs de données, de compression de données, de produits RapidIO, et de produits RF pour la chaîne de traitements du signal radio destinés aux infrastructures des réseaux sans-fil."
Encapsulé en boîtier VFQFPN, ce chipset génère de multiple signaux d’horloges synchronisés et largement configurables, ainsi que les signaux SYSREF nécessaires aux applications JESD204B. Ceci permet l’utilisation d’un dispositif de synchronisation standard et économique, offrant une grande souplesse, au lieu de multiples PLL, synthétiseurs et autres buffers. En outre, il intègre un circuit d’atténuation de gigue d’horloge permettant de simplifier le design du système et d’utiliser un VCXO basse-fréquence économique pour réduire les coûts système.
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