Pour les architectes de solutions sur silicium faisant appel \u00e0 des ASIC et\/ou des FPGA de pointe, le recours \u00e0 des c\u0153urs logiques denses op\u00e9rant \u00e0 de tr\u00e8s faibles tensions d’alimentation tandis que les E\/S tournent sous un rail d’alimentation VDC de 3,3 V est devenu une fonction cl\u00e9 de plus en plus utilis\u00e9e pour g\u00e9rer la consommation. Pour les concepteurs de syst\u00e8mes d’alimentation, la n\u00e9cessit\u00e9 d’appliquer et de couper une tension selon une s\u00e9quence pr\u00e9d\u00e9finie li\u00e9e au dispositif est au contraire une nuisance qui peut rapidement se r\u00e9v\u00e9ler difficile \u00e0 g\u00e9rer avec de multiples \u00e9l\u00e9ments de profils diff\u00e9rents et des interactions complexes. Le s\u00e9quencement de l’alimentation \u00e9vite des conditions de verrouillage auxquelles de nombreux designers se retrouvent confront\u00e9s puisque les logiques en CMOS commencent \u00e0 rivaliser les vitesses obtenues avec de la TTL. Le sc\u00e9nario typique inclut un signal se baladant loin en-dessous de la masse avec des flancs de mont\u00e9e\/descente rapides qui cr\u00e9ent des potentiels n\u00e9gatifs d\u00e9clenchant des courants potentiellement destructeurs. Une issue fatale similaire peut se produire lors de l’application erron\u00e9e des tensions \u00e0 des dispositifs avec de multiples rails d’alimentation (ou bien lorsque l’ordre d’application des tensions n’est pas respect\u00e9). La plupart du temps, le c\u0153ur logique a besoin d’une alimentation et d’un d\u00e9lai suffisant pour se stabiliser avant de permettre l’acc\u00e8s aux p\u00e9riph\u00e9riques et\/ou aux E\/S, ce qui n’est pas toujours pr\u00e9vu par le syst\u00e8me.<\/p>\n","protected":false},"featured_media":27360,"template":"","tags":[],"company":[],"wp_category":[],"ppma_author":[1149],"class_list":["post-27358","white_papers","type-white_papers","status-publish","has-post-thumbnail","hentry"],"acf":[],"yoast_head":"