De nombreuses conceptions de FPGA modernes utilisent une version de processeur embarqu\u00e9 pour la commande. Une solution traditionnelle implique l’utilisation d’un processeur \u00ab softcore \u00bb embarqu\u00e9 tel que NIOS. Une autre solution consiste \u00e0 utiliser un dispositif SoC qui comprend un processeur int\u00e9gr\u00e9 \u00ab hardcore \u00bb. La figure montre un syst\u00e8me de FPGA d’Altera typique qui contient le processeur et un assortiment de p\u00e9riph\u00e9riques connect\u00e9s par l’interm\u00e9diaire du bus Avalon Memory Mapped (MM). Ces processeurs simplifient largement l’application finale, mais n\u00e9cessitent une exp\u00e9rience solide en programmation et la connaissance de cha\u00eenes de compilation compliqu\u00e9es. Cela peut entraver le d\u00e9bogage, en particulier si un ing\u00e9nieur \u00ab hardware \u00bb doit lire et \u00e9crire vers les p\u00e9riph\u00e9riques par un moyen simple sans avoir \u00e0 d\u00e9ranger l’ing\u00e9nieur \u00ab software \u00bb.<\/p>\n","protected":false},"featured_media":21987,"template":"","tags":[],"company":[863],"wp_category":[],"ppma_author":[],"class_list":["post-21985","white_papers","type-white_papers","status-publish","has-post-thumbnail","hentry","company-linear-technology"],"acf":[],"yoast_head":"