{"id":78764,"date":"2019-08-18T23:26:54","date_gmt":"2019-08-18T23:26:54","guid":{"rendered":"https:\/\/\/microchip-penetre-le-marche-des-infrastructures-de-memoire-avec-des-controleurs-de-memoire-serie\/"},"modified":"2019-08-18T23:26:54","modified_gmt":"2019-08-18T23:26:54","slug":"microchip-penetre-le-marche-des-infrastructures-de-memoire-avec-des-controleurs-de-memoire-serie","status":"publish","type":"post","link":"https:\/\/www.ecinews.fr\/fr\/microchip-penetre-le-marche-des-infrastructures-de-memoire-avec-des-controleurs-de-memoire-serie\/","title":{"rendered":"Microchip p\u00e9n\u00e8tre le march\u00e9 des infrastructures de m\u00e9moire avec des contr\u00f4leurs de m\u00e9moire s\u00e9rie"},"content":{"rendered":"<p>Le contr\u00f4leur SMC <a href=\"https:\/\/www.microchip.com\/smartmemory\">1000<\/a> <a href=\"https:\/\/www.microsemi.com\/product-directory\/memory-solutions\/5551-smart-memory-controller-1000\">8x25G<\/a> permet aux processeurs (CPU) et autres SoC d\u00e9di\u00e9s au calcul d\u2019utiliser quatre fois plus de canaux de m\u00e9moire qu\u2019une DRAM DDR4 parall\u00e8le, le tout avec la m\u00eame empreinte de bo\u00eetier. Les contr\u00f4leurs de m\u00e9moire s\u00e9rie de Microchip offrent une bande passante m\u00e9moire plus large et la libert\u00e9 du type de stockage \u00e0 ces plateformes de calcul intensif, ainsi qu\u2019une tr\u00e8s faible latence.<\/p>\n<p>Face \u00e0 la multiplication des c\u0153urs de processeur au sein des CPU, la bande passante m\u00e9moire moyenne disponible pour chaque noyau de calcul a diminu\u00e9, car les composants SoC et CPU ne peuvent augmenter le nombre d\u2019interfaces DDR parall\u00e8les sur une seule puce pour s\u2019adapter aux besoins d\u2019un nombre de c\u0153urs croissant. Le SMC 1000 8x25G est reli\u00e9 au CPU via des lignes 25&nbsp;Gbit\/s compatibles avec une interface OMI (Open Memory Interface) 8&nbsp;bits, et \u00e0 la m\u00e9moire via une interface DDR4 3200 72&nbsp;bits.&nbsp; Le nombre requis de broches du CPU ou du SoC h\u00f4te par canal de m\u00e9moire DDR4 est ainsi significativement r\u00e9duit, ce qui permet d\u2019avoir davantage de canaux de m\u00e9moire et augmente la bande passante m\u00e9moire disponible.&nbsp;<\/p>\n<p>Un CPU ou SoC compatible OMI peut utiliser un large \u00e9ventail de types de stockage dot\u00e9s de diff\u00e9rents param\u00e8tres en termes de co\u00fbts, puissance et performances, sans avoir besoin d\u2019int\u00e9grer un contr\u00f4leur de m\u00e9moire sp\u00e9cifique pour chaque type. \u00c0 l\u2019inverse, les interfaces de m\u00e9moire CPU et SoC sont aujourd\u2019hui typiquement verrouill\u00e9es selon des protocoles d&rsquo;interface DDR sp\u00e9cifiques, comme le DDRA, \u00e0 des d\u00e9bits d\u2019interface pr\u00e9d\u00e9finis. Le SMC 1000 8x25G est le premier produit d\u2019infrastructure de m\u00e9moire du portefeuille de Microchip \u00e0 permettre l\u2019interface OMI avec la libert\u00e9 du type de stockage.<\/p>\n<p>Les workloads des applications des centres de donn\u00e9es requi\u00e8rent des produits de m\u00e9moire DDIMM bas\u00e9s sur une interface OMI pour offrir la m\u00eame bande passante \u00e9lev\u00e9e et la m\u00eame faiblesse de latence que les produits de m\u00e9moire bas\u00e9s sur des DDR mont\u00e9es en parall\u00e8le. Le SMC 1000 8x25G de Microchip int\u00e8gre un syst\u00e8me faible latence innovant qui fournit une latence diff\u00e9rentielle inf\u00e9rieure \u00e0 4&nbsp;ns sur le premier acc\u00e8s de donn\u00e9es DRAM, et des performances identiques pour les acc\u00e8s de donn\u00e9es ult\u00e9rieurs. Les produits DDIMM bas\u00e9s sur une interface OMI poss\u00e8dent ainsi quasiment les m\u00eames performances en termes de bande passante et de latence que les produits LRDIMM \u00e9quivalents.<\/p>\n<p>\u00ab&nbsp;Microchip est fier de pr\u00e9senter le tout premier composant contr\u00f4leur de m\u00e9moire s\u00e9rie du march\u00e9&nbsp;\u00bb, d\u00e9clare Pete Hazen, vice-pr\u00e9sident de la division Data Center Solutions de la de Microchip. \u00ab&nbsp;Les nouvelles technologies d\u2019interface de m\u00e9moire telles que la technologie OMI (Open Memory Interface) permettent \u00e0 un large \u00e9ventail d\u2019applications SoC de respecter les exigences de m\u00e9moire croissantes des applications des centres de donn\u00e9es ultra performants. L\u2019entr\u00e9e de Microchip sur le march\u00e9 de l\u2019infrastructure de m\u00e9moire souligne notre engagement pour am\u00e9liorer les performances et l\u2019efficacit\u00e9 dans les centres de donn\u00e9es.&nbsp;\u00bb<\/p>\n<p>\u00ab&nbsp;Les exigences de travail des clients IBM n\u00e9cessitent de plus en plus de m\u00e9moire, c\u2019est pourquoi nous avons pris cette d\u00e9cision strat\u00e9gique&nbsp;: les interfaces de m\u00e9moire des processeurs POWER utilisent des interfaces de type OMI pour augmenter la bande passante m\u00e9moire&nbsp;\u00bb, rench\u00e9rit Steve Fields, ing\u00e9nieur en chef chez IBM Power Systems. \u00ab&nbsp;IBM se f\u00e9licite du partenariat pass\u00e9 avec Microchip pour la fourniture de cette solution.&nbsp;\u00bb&nbsp;<\/p>\n<p>SMART Modular, Micron et Samsung Electronics d\u00e9veloppent actuellement plusieurs DDIMM (Differential Dual-Inline Memory Modules) DDR4 avec broches efficaces \u00e0 84 broches, avec des capacit\u00e9s allant de 16&nbsp;Go \u00e0 256&nbsp;Go. Ces DDIMM seront bas\u00e9es sur le SMC 1000 8x25G et se connecteront facilement \u00e0 toute interface 15&nbsp;Gbit\/s compatible OMI.<\/p>\n<p><a href=\"http:\/\/www.microchip.com\/smartmemory\">www.microchip.com\/smartmemory<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"<p>Face aux exigences informatiques de plus en plus strictes des workloads effectu\u00e9s par l\u2019intelligence artificielle (IA) et par l\u2019apprentissage automatique (ou machine learning), la m\u00e9moire DDRAM parall\u00e8le classique est devenu un frein majeur pour les CPU de nouvelle g\u00e9n\u00e9ration, qui requi\u00e8rent de plus en plus de canaux de m\u00e9moire pour offrir davantage de bande passante m\u00e9moire. Microchip Technology Inc.annonce ce jour un portefeuille de produits centre de donn\u00e9es \u00e9tendu, ainsi que son entr\u00e9e sur le march\u00e9 de l\u2019infrastructure de m\u00e9moire en proposant le premier contr\u00f4leur de m\u00e9moire s\u00e9rie disponible sur le march\u00e9. <\/p>\n","protected":false},"author":9,"featured_media":78765,"comment_status":"closed","ping_status":"closed","sticky":false,"template":"","format":"standard","meta":{"_acf_changed":false,"footnotes":""},"categories":[881],"tags":[],"domains":[47],"ppma_author":[1141],"class_list":["post-78764","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-nouveaux-produits","domains-electronique-eci"],"acf":[],"yoast_head":"<title>Microchip p\u00e9n\u00e8tre le march\u00e9 des infrastructures de m\u00e9moire ...<\/title>\n<meta name=\"description\" content=\"Face aux exigences informatiques de plus en plus strictes des workloads effectu\u00e9s par l\u2019intelligence artificielle (IA) et par l\u2019apprentissage...\" \/>\n<meta name=\"robots\" content=\"index, follow, max-snippet:-1, max-image-preview:large, max-video-preview:-1\" \/>\n<link rel=\"canonical\" href=\"https:\/\/www.ecinews.fr\/fr\/wp-json\/wp\/v2\/posts\/78764\/\" \/>\n<meta property=\"og:locale\" content=\"fr_FR\" \/>\n<meta property=\"og:type\" content=\"article\" \/>\n<meta property=\"og:title\" content=\"Microchip p\u00e9n\u00e8tre le march\u00e9 des infrastructures de m\u00e9moire avec des contr\u00f4leurs de m\u00e9moire s\u00e9rie\" \/>\n<meta property=\"og:description\" content=\"Face aux exigences informatiques de plus en plus strictes des workloads effectu\u00e9s par l\u2019intelligence artificielle (IA) et par l\u2019apprentissage automatique (ou machine learning), la m\u00e9moire DDRAM parall\u00e8le classique est devenu un frein majeur pour les CPU de nouvelle g\u00e9n\u00e9ration, qui requi\u00e8rent de plus en plus de canaux de m\u00e9moire pour offrir davantage de bande passante m\u00e9moire. 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