{"id":5581,"date":"2021-08-23T14:48:07","date_gmt":"2021-08-23T14:48:07","guid":{"rendered":"https:\/\/\/intel-lance-un-gpu-avec-100-milliards-de-transistors\/"},"modified":"2021-08-23T14:48:07","modified_gmt":"2021-08-23T14:48:07","slug":"intel-lance-un-gpu-avec-100-milliards-de-transistors","status":"publish","type":"post","link":"https:\/\/www.ecinews.fr\/fr\/intel-lance-un-gpu-avec-100-milliards-de-transistors\/","title":{"rendered":"Intel lance un GPU avec 100 milliards de transistors"},"content":{"rendered":"<p>Intel a construit un composant avec plus de 100 milliards de transistors pour les centres de donn\u00e9es et les superordinateurs en utilisant une combinaison de son propre process Intel 7 et le TSMC N5 5 nm.<\/p>\n<p>\u00ab&nbsp;Ponte Vecchio est notre architecture GPU pour centre de donn\u00e9es et est un v\u00e9ritable tour de force avec la densit\u00e9 de calcul la plus \u00e9lev\u00e9e jamais produite par Intel. Si on ne regarde que l&rsquo;ann\u00e9e derni\u00e8re, on se rend compte que la technologie \u00e9tait au c\u0153ur de la fa\u00e7on dont nous communiquions, travaillions, jouions et faisions face \u00e0 la pand\u00e9mie. L&rsquo;\u00e9norme puissance de calcul s&rsquo;est av\u00e9r\u00e9e cruciale. Pour l&rsquo;avenir, nous sommes confront\u00e9s \u00e0 une demande massive de calcul &#8211; potentiellement un besoin de 1 000 fois plus d&rsquo;ici 2025. Cette augmentation de 1 000 fois en quatre ans est la loi de Moore \u00e0 la puissance cinq \u00bb, a d\u00e9clar\u00e9 Raja Koduri, vice-pr\u00e9sident principal et directeur g\u00e9n\u00e9ral du Groupe Syst\u00e8mes Informatiques et Graphiques.<\/p>\n<p>\u00ab\u00a0Il s&rsquo;agit du SoC le plus complexe qu&rsquo;Intel ait jamais construit et un excellent exemple pour voir notre notre strat\u00e9gie IDM 2.0 prendre vie\u00a0\u00bb, a-t-il d\u00e9clar\u00e9. \u00abAvec ce produit, nous donnons vie \u00e0 notre projet moon-shot, le composant de 100 milliards de transistors qui fournit le plus de FLOPs de l(industrie et une densit\u00e9 de calcul de pointe pour acc\u00e9l\u00e9rer l&rsquo;intelligence artificielle, le calcul haute performance et les charges de travail d&rsquo;analyse avanc\u00e9es.\u00bb Il y a une discussion sur la densit\u00e9 des transistors pour la loi de Moore, bas\u00e9e sur la feuille de route d&rsquo;Intel, \u00e0 &nbsp;<a href=\"https:\/\/www.eenewseurope.com\/news\/how-long-has-semiconductor-industry-got\">How long has the semiconductor industry got?<\/a><\/p>\n<p>&nbsp;<\/p>\n<p><strong>Related articles<\/strong><\/p>\n<ul>\n<li>\n<p><a href=\"https:\/\/www.ecinews.fr\/news\/intel-et-synopsys-en-route-vers-une-collision-frontale-sur-arc\">Intel et Synopsys en route vers une collision frontale sur ARC ?<\/a><\/p>\n<\/li>\n<li>\n<p><a href=\"https:\/\/www.ecinews.fr\/news\/lintegration-3d-sequentielle-bientot-portee-de-main\">L\u2019int\u00e9gration 3D s\u00e9quentielle bient\u00f4t \u00e0 port\u00e9e de main<\/a><\/p>\n<\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/news\/intel-teams-leti-advance-3d-packaging\">Intel teams with Leti to advance 3D packaging<\/a><\/li>\n<\/ul>\n<p>Ponte Vecchio tire parti de plusieurs process avanc\u00e9s de fabrication de semiconducteurs en utilisant la technologie EMIB et le packaging Foveros 3D ainsi que le processus 5 nm de TSMC. Le pont d&rsquo;interconnexion multi-puces int\u00e9gr\u00e9 (EMIB) utilise une tr\u00e8s petite puce de pont, avec plusieurs couches de routage, int\u00e9gr\u00e9e dans le cadre de notre process de fabrication de substrat. Tout cela cr\u00e9e les 100 milliards de transistors dans le syst\u00e8me en bo\u00eetier, plut\u00f4t qu&rsquo;une puce monolithique.<\/p>\n<p>Ponte Vecchio est compos\u00e9 de plusieurs conceptions complexes qui sont construites sur des tuiles s\u00e9par\u00e9es, puis assembl\u00e9es via une tuile EMIB qui permet une connexion basse consommation et haute vitesse entre les tuiles. Ceux-ci sont assembl\u00e9s dans un emballage Foveros qui cr\u00e9e l&#8217;empilement 3D de silicium actif pour la puissance et la densit\u00e9 d&rsquo;interconnexion. Une interconnexion MDFI haute vitesse permet de passer d&rsquo;une \u00e0 deux piles.<\/p>\n<p>La tuile \u00ab\u00a0Compute Tile\u00a0\u00bb est un ensemble dense de noyaux Xe et constitue le c\u0153ur du Ponte Vecchio. Une tuile a huit c\u0153urs Xe avec un total de 4 Mo de cache L1 pour un calcul \u00e9conome en \u00e9nergie. La tuile a un pas de bosses extr\u00eamement serr\u00e9 de 36 microns pour un empilement 3D avec Foveros et est construit en utilisant le process TSMC N5 5 nm.<\/p>\n<p>La tuile de base est l&rsquo;\u00e9l\u00e9ment d&rsquo;interconnexion du Ponte Vecchio. Il s&rsquo;agit d&rsquo;une grosse puce construite sur le process d&rsquo;Intel 7 (10 nm) optimis\u00e9 pour la technologie Foveros. Celui-ci int\u00e8gre toutes les E\/S complexes et les composants \u00e0 bande passante \u00e9lev\u00e9e ainsi que l&rsquo;infrastructure SoC pour PCIe Gen5, la m\u00e9moire HBM2e, les liens MDFI pour la connexion de tuile \u00e0 tuile et les ponts EMIB.<\/p>\n<p>La tuile \u00ab\u00a0Link Tile \u00a0\u00bb fournit la connectivit\u00e9 entre les GPU prenant en charge huit liens par tuile, ce qui est essentiel pour la mise \u00e0 l&rsquo;\u00e9chelle pour HPC et l&rsquo;IA. Ceci vise 90G SerDes pour activer la solution de mise \u00e0 l&rsquo;\u00e9chelle pour le supercalculateur exascale Aurora. Les tests du silicium d&rsquo;ing\u00e9nierie A0 initial montrent des performances de 45 TFLOPS FP32 pour l&rsquo;IA avec une bande passante de m\u00e9moire Fabric de 5 To et une bande passante de connectivit\u00e9 sup\u00e9rieure \u00e0 2 To.<\/p>\n<p>Cela utilisera la pile logicielle unifi\u00e9e ouverte, bas\u00e9e sur des normes, inter-architecture et multi-fournisseurs d&rsquo;Intel, qui est \u00e9galement utilis\u00e9e pour les GPU discrets Xe HPG et Alchemist qui seront commercialis\u00e9s au premier trimestre 2022 pour les jeux haut de gamme sous la marque Arc nouvellement annonc\u00e9e. La puce Ponte Vecchio n&rsquo;est pas encore sous la marque Arc mais est en cours de validation et a commenc\u00e9 un \u00e9chantillonnage limit\u00e9 aux clients. Ponte Vecchio sortira en 2022 pour le march\u00e9 du HPC et de l&rsquo;IA.<\/p>\n<p><strong>Lire aussi:<\/strong><\/p>\n<p><a href=\"https:\/\/www.ecinews.fr\/news\/intel-en-route-vers-le-process-1nm-video\"><strong>Intel en route vers le process 1nm &#8211; vid\u00e9o<\/strong><\/a><\/p>\n<p><a href=\"https:\/\/www.ecinews.fr\/news\/ibm-devoile-une-puce-en-technologie-2nm-nanosheet\"><strong>IBM d\u00e9voile une puce en technologie 2nm nanosheet<\/strong><\/a><\/p>\n<p><a href=\"https:\/\/www.ecinews.fr\/news\/la-fonderie-samsung-foundry-finalise-le-tapeout-dune-puce-3nm-gaa\"><strong>La fonderie Samsung Foundry finalise le tapeout d&rsquo;une puce 3nm GAA<\/strong><\/a><\/p>\n<p><a href=\"http:\/\/www.intel.com\">www.intel.com<\/a><\/p>\n<p>&nbsp;<\/p>\n<p><strong>Other articles on eeNews Europe <\/strong><\/p>\n<ul>\n<li><a href=\"https:\/\/www.eenewseurope.com\/news\/rolf-segger-chip-shortage\">Rolf Segger on the chip shortage<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/news\/greening-onsemi\">The greening of Onsemi<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/news\/intel-synopsys-set-trademark-battle\">Intel, Synopsys set for trademark battle<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/news\/mythic-upgrades-risc-v-core-next-ai-processor\">Mythic upgrades RISC-V core for next AI processor<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/news\/european-commission-clears-geely-foxconn-joint-venture\">European Commission clears Geely, Foxconn joint venture<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/news\/infineon-teams-smart-glasses-and-head-displays\">Infineon teams for smart glasses and head-up displays<\/a><\/li>\n<\/ul>\n<hr \/>\n<p>&nbsp;<\/p>\n<ul>\n<\/ul>\n<ul>\n<\/ul>\n<ul>\n<\/ul>\n","protected":false},"excerpt":{"rendered":"<p>Intel a obtenu le premier silicium de l&rsquo;une des puces les plus complexes qu&rsquo;il ait jamais fabriqu\u00e9es, le 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