Le CPU d’ordinateur de bureau de nouvelle g\u00e9n\u00e9ration d’Intel, nomm\u00e9 Alder Lake, est la premi\u00e8re architecture hybride de l’entreprise \u00e0 int\u00e9grer deux types de c\u0153urs : un c\u0153ur pour la performance et un c\u0153ur pour l’efficacit\u00e9. Ceci est similaire \u00e0 l’approche big.little d’ARM qui utilisait un petit c\u0153ur optimis\u00e9 pour une faible consommation d’\u00e9nergie avec des performances inf\u00e9rieures aux c\u00f4t\u00e9s d’un c\u0153ur plus grand et plus performant. Les deux c\u0153urs pourraient ex\u00e9cuter le m\u00eame code en fonction du contexte, \u00e9vitant ainsi les probl\u00e8mes d’avoir un planificateur pour allouer des t\u00e2ches \u00e0 plusieurs c\u0153urs. Cela a traditionnellement \u00e9t\u00e9 un facteur limitant pour les performances au niveau du syst\u00e8me des conceptions de puces multic\u0153urs.<\/p>\n
L’approche hybride d’Intel est bas\u00e9e sur des threads, avec un directeur de thread. Il s’agit d’une technologie de planification am\u00e9lior\u00e9e qui ajoute plus de surveillance du c\u0153ur pour d\u00e9terminer le contexte. Intel esp\u00e8re que cette surveillance accrue combin\u00e9e \u00e0 l’approche des threads et \u00e0 trois structures ind\u00e9pendantes \u00e9vitera le risque de goulot d’\u00e9tranglement des performances. La structure de calcul peut prendre en charge jusqu’\u00e0 1 To\/s, soit 100 Go\/s par c\u0153ur ou par cluster et connecte les c\u0153urs et les graphiques via le cache de dernier niveau \u00e0 la m\u00e9moire. Cette stucture a une plage de fr\u00e9quences dynamique \u00e9lev\u00e9e et est capable de s\u00e9lectionner dynamiquement le chemin de donn\u00e9es pour l’optimisation de la latence par rapport \u00e0 la bande passante en fonction des charges r\u00e9elles. Cela ajuste \u00e9galement dynamiquement la politique de cache de dernier niveau pour qu’elle soit inclusive ou non-inclusive en fonction de l’utilisation.<\/p>\n
Related ARM big.little articles <\/strong><\/p>\n La matrice d’E\/S prend en charge jusqu’\u00e0 64 Go\/s, connectant les diff\u00e9rents types d’E\/S ainsi que les p\u00e9riph\u00e9riques internes et peut changer de vitesse de mani\u00e8re transparente sans interf\u00e9rer avec le fonctionnement normal d’un p\u00e9riph\u00e9rique, en s\u00e9lectionnant la vitesse de la matrice pour correspondre \u00e0 la quantit\u00e9 requise de transfert de donn\u00e9es. La structure de m\u00e9moire peut fournir jusqu’\u00e0 204 Go\/s de donn\u00e9es et adapter dynamiquement la largeur et la vitesse de son bus pour supporter plusieurs points de fonctionnement pour une bande passante \u00e9lev\u00e9e, une faible latence ou une faible consommation.<\/p>\n Ces matrices connectent les diff\u00e9rents types de c\u0153urs de processeur, contr\u00f4l\u00e9s par le Thread Director. Ceci est int\u00e9gr\u00e9 directement dans le mat\u00e9riel et fournit une t\u00e9l\u00e9m\u00e9trie de bas niveau sur l’\u00e9tat du c\u0153ur et le mix d’instructions du thread. Thread Director est dynamique et adaptatif, adaptant les d\u00e9cisions de planification aux besoins de calcul en temps r\u00e9el plut\u00f4t que d’utiliser des r\u00e8gles statiques simples d\u00e9termin\u00e9es au moment de la compilation, ce qui permet au syst\u00e8me d’exploitation de placer le bon thread sur le bon c\u0153ur au bon moment.<\/p>\n Traditionnellement, le syst\u00e8me d’exploitation prenait des d\u00e9cisions en fonction de statistiques disponibles limit\u00e9es, telles que les t\u00e2ches de premier plan et d’arri\u00e8re-plan. Thread Director utilise la t\u00e9l\u00e9m\u00e9trie mat\u00e9rielle pour diriger les threads qui n\u00e9cessitent des performances plus \u00e9lev\u00e9es vers le bon c\u0153ur de performances \u00e0 ce moment-l\u00e0. En surveillant le mix d’instructions, l’\u00e9tat du c\u0153ur et d’autres t\u00e9l\u00e9m\u00e9tries de microarchitecture pertinentes \u00e0 un niveau granulaire, le syst\u00e8me d’exploitation peut prendre des d\u00e9cisions de planification plus intelligentes<\/p>\n Intel a \u00e9galement \u00e9tendu l’API \u00ab PowerThrottling \u00bb, avec une classification EcoQoS qui informe le planificateur si le thread pr\u00e9f\u00e8re l’efficacit\u00e9 \u00e9nerg\u00e9tique pour planifier les threads sur des c\u0153urs efficaces plut\u00f4t que sur les c\u0153urs de performance.<\/p>\n Suivant: c\u0153ur efficace vs c\u0153ur de performance<\/strong> <\/p>\n <\/strong><\/p>\n Efficient core<\/strong><\/p>\n La microarchitecture Efficient-core, pr\u00e9c\u00e9demment nomm\u00e9e \u00ab Gracemont \u00bb, est con\u00e7ue pour une efficacit\u00e9 de d\u00e9bit, permettant des performances multithread \u00e9volutives pour le multit\u00e2che moderne. Il s’agit de la microarchitecture x86 la plus efficace d’Intel avec une cible de zone de silicium agressive afin que les charges de travail multic\u0153urs puissent \u00e9voluer avec le nombre de c\u0153urs avec une large plage de fr\u00e9quences. Cela peut fonctionner \u00e0 une tension inf\u00e9rieure pour r\u00e9duire la consommation d’\u00e9nergie globale, tout en cr\u00e9ant la marge de puissance n\u00e9cessaire pour fonctionner \u00e0 des fr\u00e9quences plus \u00e9lev\u00e9es. Cela permet \u00e0 l’Efficient-core d’augmenter les performances en cas de besoin.<\/p>\n L’architecture comprend un cache cible dot\u00e9 de 5 000 entr\u00e9es de branches qui se traduit par une pr\u00e9diction d’embranchements plus pr\u00e9cise et un cache d’instructions plus grand de 64 kilo-octets pour garder les instructions utiles \u00e0 proximit\u00e9 sans \u00e9puiser la puissance du sous-syst\u00e8me de m\u00e9moire. C’est le premier d\u00e9codeur de longueur d’instruction \u00e0 la demande d’Intel qui g\u00e9n\u00e8re des informations de pr\u00e9-d\u00e9codage.<\/p>\n Un d\u00e9codeur group\u00e9 \u00ab\u00a0out of order\u00a0\u00bb permet de d\u00e9coder jusqu’\u00e0 six instructions par cycle tout en maintenant l’efficacit\u00e9 \u00e9nerg\u00e9tique et un large back-end avec une allocation sur cinq largeurs et un retrait sur huit largeurs, une fen\u00eatre de 256 entr\u00e9es \u00ab\u00a0out of order\u00a0\u00bb et 17 ports d’ex\u00e9cution<\/p>\n Cela donne une augmentation de 40 pour cent des performances pour un thread unique par rapport au c\u0153ur du processeur Skylake pr\u00e9c\u00e9dent, tout en consommant moins de 40 pour cent de la puissance. Quatre c\u0153urs Efficient-core offrent 80 % de performances en plus tout en consommant moins d’\u00e9nergie que deux c\u0153urs Skylake ex\u00e9cutant quatre threads ou les m\u00eames performances de d\u00e9bit tout en consommant 80 % d’\u00e9nergie en moins<\/p>\n <\/p>\n Performance core<\/strong><\/p>\n Le c\u0153ur Performance-core pr\u00e9c\u00e9demment nomm\u00e9 \u00ab\u00a0Golden Cove\u00a0\u00bb est con\u00e7u pour une latence plus faible dans l’ex\u00e9cution des instructions. Les six d\u00e9codeurs d’instructions (au lieu de quatre) ont un cache micro-op\u00e9rande (\u00b5op) de huit largeurs (au lieu de six) et 12 ports d’ex\u00e9cution (au lieu de 10). Ceci est support\u00e9 par des fichiers de registre physique plus volumineux avec un buffer de r\u00e9organisation plus profond avec 512 entr\u00e9es. Un algorithme de pr\u00e9diction de branchement am\u00e9lior\u00e9 r\u00e9duit la latence effective L1 ; optimisations de bande passante pr\u00e9dictive en \u00e9criture compl\u00e8te dans le cache L2.<\/p>\n Tout cela offre une am\u00e9lioration de 19% des performances sur une large gamme de charges de travail par rapport \u00e0 l’architecture actuelle du processeur Intel Core de 11e g\u00e9n\u00e9ration (Cypress Cove).<\/p>\n Des extensions matricielles avanc\u00e9es ont \u00e9t\u00e9 ajout\u00e9es pour am\u00e9liorer davantage les performances de l’IA pour l’inf\u00e9rence d’apprentissage en profondeur et les performances d’apprentissage. Cela inclut du mat\u00e9riel d\u00e9di\u00e9 et une nouvelle architecture de jeu d’instructions pour effectuer des op\u00e9rations de multiplication matricielle beaucoup plus rapidement avec une latence plus faible et une prise en charge accrue des applications de donn\u00e9es volumineuses et de code \u00e0 grande empreinte.<\/p>\n architecture SoC<\/strong><\/p>\n Tout cela est r\u00e9uni dans une architecture de syst\u00e8me sur puce (SoC) avec trois points de conception cl\u00e9s<\/p>\n Le premier est un CPU pour ordinateur de bureau \u00e0 deux puces \u00e0 performances maximales optimis\u00e9 pour les performances, l’efficacit\u00e9 \u00e9nerg\u00e9tique, la m\u00e9moire et les E\/S<\/p>\n Le second est un CPU pour mobiles en package BGA hautes performances qui ajoute l’imagerie, des graphiques Xe plus grands et une connectivit\u00e9 Thunderbolt 4<\/p>\n Le troisi\u00e8me est un bo\u00eetier mince, \u00e0 faible consommation d’\u00e9nergie et \u00e0 haute densit\u00e9 avec des E\/S optimis\u00e9es et une alimentation \u00e9lectrique pour les ordinateurs portables ultra-mobiles.<\/p>\n Lire aussi:<\/strong><\/p>\n Intel lance un GPU avec 100 milliards de transistors<\/a><\/p>\n Intel et Synopsys en route vers une collision frontale sur ARC ?<\/a><\/p>\n www.intel.com<\/a><\/p>\n Related articles <\/strong><\/p>\n <\/p>\n","protected":false},"excerpt":{"rendered":" Intel a r\u00e9v\u00e9l\u00e9 un changement radical dans son architecture de CPU \u00e0 usage g\u00e9n\u00e9ral avec une version de l’approche big.little adopt\u00e9e par ARM il y a dix ans. <\/p>\n","protected":false},"author":7,"featured_media":5314,"comment_status":"open","ping_status":"closed","sticky":false,"template":"","format":"standard","meta":{"_acf_changed":false,"footnotes":""},"categories":[883],"tags":[920,903,905,906],"domains":[47],"ppma_author":[1139],"class_list":["post-5313","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-technologies","tag-artificialintelligence-fr","tag-interconnect-cables-fr","tag-memory-data-storage-fr","tag-mpus-mcus-fr","domains-electronique-eci"],"acf":[],"yoast_head":"\n
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