{"id":46958,"date":"2020-08-26T14:03:24","date_gmt":"2020-08-26T14:03:24","guid":{"rendered":"https:\/\/\/tsmc-prepare-le-process-de-fabrication-2nm\/"},"modified":"2020-08-26T14:03:24","modified_gmt":"2020-08-26T14:03:24","slug":"tsmc-prepare-le-process-de-fabrication-2nm","status":"publish","type":"post","link":"https:\/\/www.ecinews.fr\/fr\/tsmc-prepare-le-process-de-fabrication-2nm\/","title":{"rendered":"TSMC pr\u00e9pare le process de fabrication 2nm"},"content":{"rendered":"

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La fonderie ta\u00efwanaise TSMC travaille avec ses clients sur les moyens de passer \u00e0 un processus 2nm apr\u00e8s sa technologie de processus 3 nm (N3) de nouvelle g\u00e9n\u00e9ration.<\/span><\/p>\n

\u00abNous travaillons avec nos clients sur le calendrier du prochain n\u0153ud majeur au-del\u00e0 de N3\u00bb, a d\u00e9clar\u00e9 CC Wei, directeur g\u00e9n\u00e9ral de TSMC. L’entreprise a d\u00e9velopp\u00e9 un certain nombre de technologies qui pourraient \u00eatre utilis\u00e9es \u00e0 2 nm. Il s’agit notamment de <\/span>nanosheets <\/a>(nanofeuillets) et de <\/span>carbon nanotubes<\/a>  (nanotubes de carbone) 2D et 1D.<\/span><\/p>\n

\u00abPour la technologie au-del\u00e0 de N3, nous sommes optimistes car nous voyons de nombreuses solutions innovantes pour la mise \u00e0 l’\u00e9chelle\u00bb, a d\u00e9clar\u00e9 YJ Mii, vice-pr\u00e9sident senior de la R&D chez TSMC. \u00abNous avons fait des perc\u00e9es majeures dans des mat\u00e9riaux tels que les nanotubes de carbone 2D et 1D, les nanofeuilles et les nanofils. Cette ann\u00e9e, nous avons pr\u00e9sent\u00e9 une nanofeuille 32 bits fonctionnelle et des mat\u00e9riaux \u00e0 haute mobilit\u00e9 pour les canaux 1 nm. C’est un bon exemple de pr\u00e9paration des options technologiques \u00e0 l’avance \u00bb, a-t-il d\u00e9clar\u00e9.<\/span><\/p>\n

Le processus actuel N5 5nm qui est en production de volume \u00e0 la Fab 18 \u00e0 Taiwan utilise largement la technologie 13,5 nm Extreme UV (EUV) qui sera utilis\u00e9e pour N3 3nm qui sera en production en volume en 2022. TSMC travaille \u00e9galement actuellement avec <\/span>Graphcore<\/a>  le concepteur britannique de puces AI  sur le passage plus large \u00e0 la technologie 3nm qui sera en production en s\u00e9rie dans la seconde moiti\u00e9 de 2021. La puce actuelle, construite sur 7 nm, a 59,4 milliards de transistors. \u00abNous avons maintenant commenc\u00e9 \u00e0 explorer ce que nous pouvons r\u00e9aliser en utilisant le prochain processus 3 nm\u00bb, a d\u00e9clar\u00e9 la Dr Maria Marced, pr\u00e9sidente de TSMC Europe.<\/span><\/p>\n

Le processus N3 fournit une augmentation de 1,7x de la densit\u00e9 logique par rapport au processus N5 actuel, ce qui fournirait plus de 100 milliards de transistors pour la prochaine puce de Graphcore.<\/span>
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Cependant TSMC ne s’engagera pas actuellement sur une chronologie au-del\u00e0 de 3 nm. \u00abIl est trop t\u00f4t pour les d\u00e9tails de la prochaine plate-forme technologique, mais nous pensons que nous serons en mesure de trouver une solution \u00e0 une cadence pr\u00e9visible\u00bb, a d\u00e9clar\u00e9 Kevin Zhuang, vice-pr\u00e9sident directeur du d\u00e9veloppement commercial. La cadence actuelle mettrait le proc\u00e9d\u00e9 N2 2nm en production de volume en 2024.<\/span><\/p>\n

EUV sera la cl\u00e9 \u00e0 2 nm et moins, selon Mii. \u00abDans l’avenir, nous pr\u00e9voyons d’utiliser de nouveaux masques et mat\u00e9riaux, de nouvelles r\u00e9sistances et un \u00ab\u00a0patterning\u00a0\u00bb multiple\u00bb, a-t-il d\u00e9clar\u00e9. \u00abCela permettra un \u00ab\u00a0patterning\u00a0\u00bb bien au-del\u00e0 de N2 (2 nm). Nous travaillons \u00e9galement avec ASML sur des scanners \u00e0 grande ouverture num\u00e9rique (NA). \u00bb<\/span><\/p>\n

Ces technologies seront d\u00e9velopp\u00e9es dans un nouveau centre de R&D. \u00abLa premi\u00e8re phase a commenc\u00e9 au premier trimestre et devrait s’achever en 2021 et abritera 8 000 scientifiques et ing\u00e9nieurs\u00bb, a d\u00e9clar\u00e9 Mii.<\/span><\/p>\n

TSMC a \u00e9galement lanc\u00e9 un processus 4 nm, N4, en tant que r\u00e9tr\u00e9cissement du processus N5 actuel qui est compatible avec les mod\u00e8les IP et SPICE actuels, mais avec moins de masques et une densit\u00e9 logique plus \u00e9lev\u00e9e pour une taille de puce plus petite afin de r\u00e9duire les co\u00fbts.<\/span><\/p>\n

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www.tsmc.com<\/a><\/p>\n

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