{"id":467484,"date":"2024-12-08T13:21:05","date_gmt":"2024-12-08T12:21:05","guid":{"rendered":"https:\/\/www.ecinews.fr\/?p=467484"},"modified":"2024-12-08T16:46:51","modified_gmt":"2024-12-08T15:46:51","slug":"imec-presente-une-cellule-cfet-a-double-rangee-pour-process-a7","status":"publish","type":"post","link":"https:\/\/www.ecinews.fr\/fr\/imec-presente-une-cellule-cfet-a-double-rangee-pour-process-a7\/","title":{"rendered":"Imec pr\u00e9sente une cellule CFET \u00e0 double rang\u00e9e pour process A7"},"content":{"rendered":"

imec, en Belgique, propose une architecture cellulaire standard pour la logique et la SRAM sur un processus CMOS A7 de 0,7 nm et a d\u00e9velopp\u00e9 un prototype sur sa ligne de plaquettes de 300 mm.<\/h3>\n

Intel, TSMC et Samsung poussent actuellement leurs processus jusqu’\u00e0 1,8 nm (18A) et 1,6 nm (16A) avec des transistors \u00e0 \u00ab\u00a0gates all around\u00a0\u00bb (qu’Intel appelle RibbonFET) et au-del\u00e0 jusqu’au n\u0153ud 14A. Pour les processus ult\u00e9rieurs, l’imec a men\u00e9 des recherches sur les transistors empil\u00e9s \u00e0 FET compl\u00e9mentaires (CFET) pour les g\u00e9n\u00e9rations suivantes de la feuille de route des processus.<\/a> La cellule standard est l’\u00e9tape suivante, combinant le CFET avec le routage.<\/p>\n

imec pr\u00e9sente cette semaine sa cellule standard CFET \u00e0 l’occasion du 2024 IEEE International Electron Devices Meeting (IEDM). La cellule standard contient deux rang\u00e9es de CFET avec un mur de routage de signaux partag\u00e9 entre les deux. Les principaux avantages de cette architecture CFET \u00e0 double rang\u00e9e sont la simplification du process et une r\u00e9duction significative de la surface des cellules logiques et SRAM, selon l’\u00e9tude DTCO (design-technology co-optimization) de l’IMEC. La nouvelle architecture permet de r\u00e9duire la hauteur des cellules standard de 4 \u00e0 3,5 T, par rapport aux CFET<\/a> conventionnels \u00e0 une seule rang\u00e9e<\/a>.<\/p>\n

imec pr\u00e9sente \u00e9galement \u00e0 l’IEDM un \u00e9l\u00e9ment cl\u00e9 de cette architecture CFET \u00e0 double rang\u00e9e : un CFET monolithique fonctionnel avec un contact arri\u00e8re direct avec la source\/le drain du dispositif pMOS inf\u00e9rieur, comme il l’avait d\u00e9j\u00e0 d\u00e9crit en juin<\/a>. Le dispositif a \u00e9t\u00e9 construit \u00e0 l’aide d’un modelage EUV de la face arri\u00e8re qui a assur\u00e9 un c\u00e2blage dense de l’alimentation et des signaux de la face arri\u00e8re et une superposition \u00e9troite (<3nm de pr\u00e9cision) entre la source\/le drain cr\u00e9\u00e9s \u00e0 partir de la face avant, le contact de la face arri\u00e8re et les couches m\u00e9talliques ult\u00e9rieures de la face arri\u00e8re.L’industrie des semi-conducteurs fait des progr\u00e8s consid\u00e9rables dans la fabrication de dispositifs CFET monolithiques qui sont envisag\u00e9s pour succ\u00e9der aux nanofeuillets \u00e0 grille enveloppante (NSH) dans la feuille de route de la technologie de la logique. L’empilement de dispositifs n- et pFET promet des avantages en termes de puissance, de performance et de surface (PPA) lorsqu’il est associ\u00e9 \u00e0 des technologies dorsales pour l’acheminement de l’\u00e9nergie et des signaux.<\/p>\n

Au niveau du circuit, cependant, plusieurs options restent ouvertes pour int\u00e9grer les CFET dans une cellule standard afin de maintenir ou d’am\u00e9liorer les avantages escompt\u00e9s de l’APP. La connectivit\u00e9 au milieu de la ligne (MOL), c’est-\u00e0-dire les interconnexions qui relient les contacts de source\/drain et de grille aux premi\u00e8res lignes m\u00e9talliques (\u00e0 l’arri\u00e8re et \u00e0 l’avant) et assurent la connectivit\u00e9 de haut en bas pour l’alimentation et le signal, constitue un d\u00e9fi particulier.<\/p>\n

\"Repr\u00e9sentation

Repr\u00e9sentation conceptuelle (a) d’un CFET \u00e0 une rang\u00e9e et (b) d’un CFET \u00e0 deux rang\u00e9es. La disposition d’une bascule (bascule de type D ou DFF) montre une r\u00e9duction de la hauteur et de la surface de la cellule de 24 nm (ou 12,5 %) lors de la transition d’un CFET \u00e0 une rang\u00e9e \u00e0 un CFET \u00e0 deux rang\u00e9es (H. Kuekner et al., IEDM 2024).<\/p><\/div>\n

D’apr\u00e8s une \u00e9tude DTCO comparant les architectures de cellules standard, l’imec montre que le CFET \u00e0 double rang\u00e9e offre le compromis optimal entre la fabricabilit\u00e9 et l’efficacit\u00e9 de la surface pour les n\u0153uds logiques A7. Cette nouvelle architecture part d’une cellule de base dans laquelle un c\u00f4t\u00e9 du CFET est optimis\u00e9 pour les connexions d’alimentation – y compris un rail d’alimentation (VSS) pour fournir de l’\u00e9nergie de la face arri\u00e8re au dispositif sup\u00e9rieur et une connexion directe de la face arri\u00e8re pour le dispositif inf\u00e9rieur. L’autre face est optimis\u00e9e pour les connexions de signaux en fournissant un mur de routage central (MRW) pour la connectivit\u00e9 de haut en bas. La cellule standard CFET \u00e0 double rang\u00e9e (avec deux rang\u00e9es de dispositifs empil\u00e9s) est ensuite form\u00e9e par la mise en miroir de deux cellules de base, qui partagent le m\u00eame MRW pour la connectivit\u00e9 des signaux.<\/p>\n

\u00ab\u00a0Notre \u00e9tude DTCO montre qu’un MRW partag\u00e9 pour chaque FET de 3,7 est suffisant pour construire des cellules logiques et SRAM. Cela nous permet de r\u00e9duire encore la hauteur des cellules standard de 4 \u00e0 3,5T, par rapport aux CFET ‘classiques’ \u00e0 une rang\u00e9e. Cela se traduit par une r\u00e9duction significative de la surface de 15 % pour les cellules SRAM\u00a0\u00bb, a d\u00e9clar\u00e9 Geert Hellings, directeur du programme DTCO chez imec.<\/p>\n

\u00ab\u00a0Par rapport aux SRAM construites avec, par exemple, la technologie A14 NSH, les SRAM \u00e0 double rang\u00e9e de CFET permettent une r\u00e9duction de surface de plus de 40 %, ce qui ouvre une nouvelle voie \u00e0 la mise \u00e0 l’\u00e9chelle des SRAM.<\/p>\n

Le CFET \u00e0 double rang\u00e9e permet \u00e9galement de simplifier le processus en raison de la tranch\u00e9e MRW partag\u00e9e entre deux rang\u00e9es de dispositifs CFET. Il n’est donc plus n\u00e9cessaire d’utiliser un via suppl\u00e9mentaire \u00e0 rapport d’aspect \u00e9lev\u00e9 pour connecter les dispositifs du haut et du bas, si n\u00e9cessaire, ce qui r\u00e9duit la complexit\u00e9 et le co\u00fbt du traitement MOL.<\/p>\n

\u00ab\u00a0Depuis le n\u0153ud technologique de 7 nm, l’optimisation des cellules standard par DTCO repr\u00e9sente une part de plus en plus importante de l’augmentation de la densit\u00e9 d’un n\u0153ud \u00e0 l’autre, en plus de la mise \u00e0 l’\u00e9chelle conventionnelle des dispositifs\u00a0\u00bb, a d\u00e9clar\u00e9 M. Hellings.<\/p>\n

\u00ab\u00a0Pour notre \u00e9tude DTCO sur les architectures CFET, nous sommes partis des capacit\u00e9s de processus envisag\u00e9es dans les futures fabs CFET afin de garantir des flux de processus pertinents pour l’industrie. En outre, nous validons notre concept d’usine virtuelle par des preuves de concept technologiques r\u00e9alis\u00e9es dans la salle blanche de 300 mm de l’IMEC. Cette combinaison d’activit\u00e9s de fabrication virtuelle et de ligne pilote r\u00e9elle est une \u00e9tape cruciale dans l’avancement de nos feuilles de route\u00a0\u00bb.<\/p>\n

www.imec-int.com.<\/a><\/p>\n

 <\/p>\n","protected":false},"excerpt":{"rendered":"

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