TSMC cherche \u00e0 introduire son processus A16 de 1,6 nm d’ici la fin de 2026 avec une norme IEEE pour sa technologie 3Dblox.<\/p>\n
La r\u00e9union de la plate-forme d’innovation ouverte (OIP) qui s’est tenue aux Pays-Bas cette semaine a montr\u00e9 que le processus \u00e0 2 nm sera mis en production en 2025 apr\u00e8s les premiers tape-outs de cette ann\u00e9e<\/a>, avec une variante appel\u00e9e N2P nanoFlex offrant la possibilit\u00e9 d’utiliser des cellules standard courtes pour une surface plus petite et une meilleure efficacit\u00e9 \u00e9nerg\u00e9tique, ou des cellules hautes pour plus de performances.<\/p>\n Cette technologie permettra d’am\u00e9liorer l’efficacit\u00e9 \u00e9nerg\u00e9tique de 12 % par rapport au process de base de 2 nm, tandis que la technologie A16 permettra d’am\u00e9liorer l’efficacit\u00e9 \u00e9nerg\u00e9tique de 30 % avec la m\u00eame densit\u00e9 que la technologie N2 nanoFlex. TSMC et Intel pr\u00e9senteront tous deux leurs technologies 2nm lors de la conf\u00e9rence IEDM en d\u00e9cembre<\/a>.<\/p>\n De nouveaux algorithmes de placement et de routage ont \u00e9t\u00e9 d\u00e9velopp\u00e9s pour N2 et N2 nanoflex, tandis que l’A16 ajoute un \u00ab\u00a0rail de superpuissance\u00a0\u00bb (SPR)<\/a> pour fournir de l’\u00e9nergie \u00e0 partir de l’arri\u00e8re de la plaquette pour l’IA et la conception de puces \u00e0 haute performance. Cela n\u00e9cessite \u00e9galement une plus grande optimisation du P&R dans les outils EDA de Synopsys et Cadence Design Systems.<\/p>\n Une demande d’autorisation de projet est en cours pour la normalisation de 3Dblox, avec le num\u00e9ro IEEE P3537, et une annonce officielle est attendue d’ici d\u00e9cembre 2024. Un certain nombre d’am\u00e9liorations ont \u00e9galement \u00e9t\u00e9 apport\u00e9es au process (voir ci-dessous).<\/p>\n OpenAI joins Apple as a lead customer for TSMC’s A16 process, says report<\/a><\/p><\/blockquote>\n