Les\u00a0composants CFET<\/a> sont un concurrent cl\u00e9 pour les technologies de traitement de la prochaine g\u00e9n\u00e9ration en dessous de 1 nm. Il s’agit de deux transistors superpos\u00e9s, chacun ayant une longueur de grille de 18 nm, un pas de grille de 60 nm et une s\u00e9paration verticale de 50 nm entre les dispositifs n et p. La fonctionnalit\u00e9 \u00e9lectrique a \u00e9t\u00e9 d\u00e9montr\u00e9e sur un v\u00e9hicule d’essai avec des nFET et pFET utilisant une grille commune et des contacts sup\u00e9rieurs et inf\u00e9rieurs connect\u00e9s par la face avant.<\/p>\n Les composants CFET ont \u00e9t\u00e9 construits avec les deux contacts model\u00e9s sur la face avant, mais l’IMEC a \u00e9galement montr\u00e9 qu’il \u00e9tait possible de d\u00e9placer la formation des contacts inf\u00e9rieurs sur la face arri\u00e8re de la plaquette. Cela am\u00e9liore consid\u00e9rablement le taux de survie des composants de pointe, qui passe de 11 % \u00e0 79 %, et s’appuie sur les travaux cl\u00e9s men\u00e9s par l’ICEM avec Intel, TSMC<\/a> et ARM<\/a>.<\/p>\n La feuille de route de l’imec pr\u00e9voit l’utilisation de dispositifs CFET dans les architectures de composants au n\u0153ud A7 (0,7 nm) et fait suite \u00e0 la premi\u00e8re description des CFET en 2018.<\/p>\n imec looks to process flow for sub-nm stacked CFET transistors<\/a><\/p><\/blockquote>\n