{"id":448468,"date":"2024-04-11T18:47:11","date_gmt":"2024-04-11T16:47:11","guid":{"rendered":"https:\/\/www.eenewseurope.com\/?p=448468"},"modified":"2024-04-12T18:07:47","modified_gmt":"2024-04-12T16:07:47","slug":"meta-lance-sa-puce-dia-de-deuxieme-generation","status":"publish","type":"post","link":"https:\/\/www.ecinews.fr\/fr\/meta-lance-sa-puce-dia-de-deuxieme-generation\/","title":{"rendered":"Meta d\u00e9voile sa puce d&rsquo;IA de deuxi\u00e8me g\u00e9n\u00e9ration"},"content":{"rendered":"<h3>Meta a lanc\u00e9 la deuxi\u00e8me g\u00e9n\u00e9ration de sa puce d&rsquo;IA personnalis\u00e9e Meta Training and Inference Accelerator (MTIA).<\/h3>\n<p>La puce personnalis\u00e9e de Meta (anciennement Facebook) est con\u00e7ue avec des mod\u00e8les de langage LLM li\u00e9s \u00e0 la m\u00e9moire et utilisant des structures de transformation. Cette d\u00e9marche s&rsquo;inscrit dans une tendance croissante des op\u00e9rateurs de centres de donn\u00e9es \u00e0 d\u00e9velopper leurs propres puces pour des fonctions sp\u00e9cifiques.<\/p>\n<p>L&rsquo;architecture de la puce est ax\u00e9e sur l&rsquo;\u00e9quilibre entre le calcul, la largeur de bande de la m\u00e9moire et la capacit\u00e9 de la m\u00e9moire pour servir les mod\u00e8les de classement et de recommandation. Dans le domaine de l&rsquo;inf\u00e9rence, ce syst\u00e8me doit \u00eatre en mesure de fournir une utilisation relativement \u00e9lev\u00e9e, m\u00eame lorsque la taille des lots est relativement faible. La SRAM surdimensionn\u00e9e par rapport aux GPU classiques peut permettre une utilisation \u00e9lev\u00e9e dans les cas o\u00f9 la taille des lots est limit\u00e9e et fournir suffisamment de calcul pour de plus grandes quantit\u00e9s de travail potentiel simultan\u00e9 .<\/p>\n<ul>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/meta-details-its-first-custom-risc-v-ai-silicon\/\">Meta pr\u00e9sente son premier silicium RISC-V personnalis\u00e9 pour l&rsquo;IA<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/qualcomm-to-put-metas-generative-ai-onto-its-chips\/\">Qualcomm va int\u00e9grer l&rsquo;IA g\u00e9n\u00e9rative de Meta dans ses puces<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/risc-v-boom-from-edge-ai-says-facebooks-chief-ai-scientist\/\">L&rsquo;essor du RISC-V gr\u00e2ce \u00e0 l&rsquo;IA de pointe, selon le responsable de l&rsquo;IA chez Facebook<\/a><\/li>\n<\/ul>\n<p>L&rsquo;acc\u00e9l\u00e9rateur 5nm consiste en une grille 8&#215;8 d&rsquo;\u00e9l\u00e9ments de traitement (PE) avec 2,35 milliards de transistors dans une matrice qui mesure 25,6mm x 16,4mm, soit 421mm2, dans un espace de 50mm x 40mm.<\/p>\n<p>Les PE offrent des performances de calcul dense (3,5 fois sup\u00e9rieures \u00e0 celles de MTIA v1) et des performances de calcul clairsem\u00e9 (am\u00e9lioration de 7 fois) consid\u00e9rablement accrues. Cela s&rsquo;explique en partie par les am\u00e9liorations de l&rsquo;architecture associ\u00e9es \u00e0 la mise en pipeline des calculs \u00e9pars. Elle provient \u00e9galement des techniques permettant d&rsquo;alimenter la grille PE avec trois fois le stockage local PE \u00e0 384kB, deux fois la SRAM sur puce \u00e0 256MB, 3,5 fois la bande passante et le double de la capacit\u00e9 de LPDDR5 \u00e0 128GB \u00e0 partir de la premi\u00e8re g\u00e9n\u00e9ration de puce 7nm.<\/p>\n<p>Une architecture am\u00e9lior\u00e9e de r\u00e9seau sur puce (NoC) qui double la bande passante et nous permet de coordonner entre diff\u00e9rents PE \u00e0 faible latence. Ces fonctions et d&rsquo;autres nouvelles fonctions dans les PE constituent les technologies cl\u00e9s qui sont essentielles \u00e0 notre feuille de route \u00e0 long terme pour adapter la MTIA \u00e0 une plus grande vari\u00e9t\u00e9 de charges de travail plus difficiles.<\/p>\n<p>MTIA2 fonctionne \u00e0 1,35 GHz \u00e0 partir d&rsquo;une alimentation de 0,85V avec une enveloppe thermique de 90W. Cela permet d&rsquo;obtenir des performances de 708 TFLOPS\/s (INT8) avec un mod\u00e8le d&rsquo;IA clairsem\u00e9 ou de 354 TFLOPS\/s avec INT8.<\/p>\n<ul>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/microsoft-unveils-own-designed-processors\/\">Microsoft d\u00e9voile ses propres processeurs<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/intel-aims-at-nvidia-with-gaudi-3-ai-chip\/\">Intel vise Nvidia avec la puce d&rsquo;IA Gaudi 3<\/a><\/li>\n<\/ul>\n<p>La puce est log\u00e9e dans un syst\u00e8me en rack qui peut contenir jusqu&rsquo;\u00e0 72 acc\u00e9l\u00e9rateurs. Il se compose de trois ch\u00e2ssis, chacun contenant 12 cartes qui abritent chacune deux acc\u00e9l\u00e9rateurs. La d\u00e9cision de cadencer la puce \u00e0 1,35 GHz (au lieu de 800 MHz) et de la faire fonctionner \u00e0 90 watts au lieu de 25 watts offre des capacit\u00e9s plus denses avec une plus grande puissance de calcul, une plus grande largeur de bande et une plus grande capacit\u00e9 de m\u00e9moire.<\/p>\n<p>En outre, nous avons am\u00e9lior\u00e9 la structure entre les acc\u00e9l\u00e9rateurs et entre l&rsquo;h\u00f4te et les acc\u00e9l\u00e9rateurs avec 8 liens PCIe Gen5 pour 32 Go\/s de bande passante. Il est \u00e9galement possible d&rsquo;ajouter une carte d&rsquo;interface r\u00e9seau pour \u00e9tendre le syst\u00e8me au-del\u00e0 du rack.<\/p>\n<p>La pile MTIA est con\u00e7ue pour s&rsquo;int\u00e9grer pleinement \u00e0 PyTorch 2.0 et \u00e0 des fonctionnalit\u00e9s telles que TorchDynamo et TorchInductor. Les m\u00e9canismes frontaux de capture, d&rsquo;analyse, de transformation et d&rsquo;extraction de graphes (tels que TorchDynamo, torch.export, etc.) ne d\u00e9pendent pas de MTIA et sont r\u00e9utilis\u00e9s. Le compilateur de niveau inf\u00e9rieur pour MTIA prend les r\u00e9sultats du frontend et produit un code tr\u00e8s efficace et sp\u00e9cifique \u00e0 l&rsquo;appareil. Ce compilateur de niveau inf\u00e9rieur se compose lui-m\u00eame de quelques \u00e9l\u00e9ments charg\u00e9s de g\u00e9n\u00e9rer le code ex\u00e9cutable pour les mod\u00e8les et les noyaux.<\/p>\n<p>En dessous se trouve la pile d&rsquo;ex\u00e9cution responsable de l&rsquo;interface avec le pilote\/le micrologiciel. L&rsquo;abstraction de l&rsquo;interface de flux MTIA fournit les op\u00e9rations de base et essentielles dont les logiciels d&rsquo;inf\u00e9rence et (\u00e0 l&rsquo;avenir) d&rsquo;apprentissage ont besoin pour g\u00e9rer la m\u00e9moire du composant, ainsi que pour ex\u00e9cuter des op\u00e9rateurs et des graphes compil\u00e9s sur le composant. Enfin, le runtime interagit avec le pilote, qui se trouve dans l&rsquo;espace utilisateur &#8211; une d\u00e9cision que nous avons prise pour nous permettre d&rsquo;it\u00e9rer plus rapidement sur le pilote et le firmware au sein de notre pile de production.<\/p>\n<p>Nous avons encore optimis\u00e9 la pile logicielle en cr\u00e9ant le compilateur Triton-MTIA qui g\u00e9n\u00e8re un code tr\u00e8s performant pour le mat\u00e9riel MTIA. Triton est un langage et un compilateur open source permettant d&rsquo;\u00e9crire des noyaux de calcul ML tr\u00e8s efficaces. Il am\u00e9liore la productivit\u00e9 des d\u00e9veloppeurs pour l&rsquo;\u00e9criture du code GPU et nous avons constat\u00e9 que le langage Triton est suffisamment agnostique sur le plan mat\u00e9riel pour \u00eatre applicable aux architectures mat\u00e9rielles non GPU telles que MTIA.<\/p>\n<p>Le backend Triton-MTIA effectue des optimisations pour maximiser l&rsquo;utilisation du mat\u00e9riel et prendre en charge les noyaux \u00e0 haute performance. Il expose \u00e9galement des boutons cl\u00e9s permettant d&rsquo;exploiter les infrastructures d&rsquo;autor\u00e9glage Triton et MTIA afin d&rsquo;explorer l&rsquo;espace de configuration et d&rsquo;optimisation du noyau.<\/p>\n<p>La prise en charge du langage Triton et l&rsquo;int\u00e9gration dans PyTorch 2 offrent une couverture \u00e9tendue pour les op\u00e9rateurs PyTorch. Gr\u00e2ce \u00e0 TorchInductor, par exemple, les d\u00e9veloppeurs peuvent utiliser Triton-MTIA dans les flux de travail en amont (AOT) et en aval (JIT).<\/p>\n<p>Les premiers r\u00e9sultats montrent que cette nouvelle g\u00e9n\u00e9ration de silicium a d\u00e9j\u00e0 permis de tripler les performances par rapport \u00e0 la puce de premi\u00e8re g\u00e9n\u00e9ration sur quatre mod\u00e8les cl\u00e9s. Avec deux fois plus de dispositifs et un processeur \u00e0 deux sockets, les performances par watt sont 1,5 fois sup\u00e9rieures \u00e0 celles du syst\u00e8me MTIA de premi\u00e8re g\u00e9n\u00e9ration.<\/p>\n<p><a href=\"http:\/\/www.meta.ai\">www.meta.ai<\/a><\/p>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Meta a lanc\u00e9 la deuxi\u00e8me g\u00e9n\u00e9ration de sa puce d&rsquo;IA personnalis\u00e9e Meta Training and Inference Accelerator (MTIA). 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