{"id":427210,"date":"2023-07-16T10:10:29","date_gmt":"2023-07-16T08:10:29","guid":{"rendered":"https:\/\/www.eenewseurope.com\/?p=427210"},"modified":"2023-07-16T10:10:29","modified_gmt":"2023-07-16T08:10:29","slug":"lia-generative-multiplie-par-cinq-la-productivite-de-conception-rtl","status":"publish","type":"post","link":"https:\/\/www.ecinews.fr\/fr\/lia-generative-multiplie-par-cinq-la-productivite-de-conception-rtl\/","title":{"rendered":"L&rsquo;IA g\u00e9n\u00e9rative multiplie par cinq la productivit\u00e9 de conception RTL"},"content":{"rendered":"<h2>Cadence Design Systems a d\u00e9velopp\u00e9 un outil d&rsquo;analyse et de d\u00e9bogage pour am\u00e9liorer la productivit\u00e9 de la conception et de l&rsquo;impl\u00e9mentation du niveau de transfert de registre (RTL) en utilisant l&rsquo;IA g\u00e9n\u00e9rative.<\/h2>\n<p>Les concepteurs de puces d&rsquo;ARM, Mediatek, Socionext et l&rsquo;unit\u00e9 de conception de puces T-head d&rsquo;Alibaba utilisent l&rsquo;IA g\u00e9n\u00e9rative dans le studio de conception RTL Joules de Cadence pour une conception RTL enti\u00e8rement optimis\u00e9e avant le transfert de l&rsquo;impl\u00e9mentation. Il prend en charge l&rsquo;IA g\u00e9n\u00e9rative pour l&rsquo;exploration de la conception RTL gr\u00e2ce \u00e0 l&rsquo;outil Cerebrus et \u00e0 l&rsquo;analyse des big data pour fournir des estimations physiques rapidement et avec pr\u00e9cision. La productivit\u00e9 de la conception RTL peut ainsi \u00eatre multipli\u00e9e par cinq et la qualit\u00e9 des r\u00e9sultats (QoR) peut \u00eatre am\u00e9lior\u00e9e de 25 % dans la RTL.<\/p>\n<p>\u00ab\u00a0L&rsquo;identification des goulets d&rsquo;\u00e9tranglement de la RTL au d\u00e9but du cycle de conception est essentielle pour le d\u00e9veloppement de la propri\u00e9t\u00e9 intellectuelle et permet des mises \u00e0 jour plus rapides, une RTL de meilleure qualit\u00e9 et un meilleur PPA. Pour Arm en particulier Joules RTL Design Studio peut nous aider \u00e0 identifier les points probl\u00e9matiques associ\u00e9s \u00e0 la congestion et \u00e0 la logique profonde, ce qui nous permet de gagner un temps consid\u00e9rable dans la recherche de la cause premi\u00e8re\u00a0\u00bb, a d\u00e9clar\u00e9 Mark Galbraith, vice-pr\u00e9sident de l&rsquo;ing\u00e9nierie de la productivit\u00e9 chez ARM.<\/p>\n<ul>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/ai-tool-cuts-3nm-chip-design-times\/\">Un outil d&rsquo;IA r\u00e9duit les d\u00e9lais de conception des puces \u00e0 3 nm<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/guc-delivers-first-3nm-5nm-chips-using-ai-tool\/\">GUC fournit les premi\u00e8res puces \u00e0 3 et 5 nm \u00e0 l&rsquo;aide d&rsquo;un outil d&rsquo;IA<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/ai-optimisation-moves-into-system-design-tools\/\">L&rsquo;optimisation de l&rsquo;IA s&rsquo;introduit dans les outils de conception de syst\u00e8mes<\/a><\/li>\n<\/ul>\n<p>Joules RTL Design Studio s&rsquo;appuie sur l&rsquo;outil existant Joules RTL Power de Cadence en ajoutant une visibilit\u00e9 sur la puissance, les performances, la surface et l&rsquo;encombrement (PPAC).<\/p>\n<p>Le syst\u00e8me intelligent d&rsquo;assistance au d\u00e9bogage RTL fournit des mesures PPAC pr\u00e9coces ainsi que des informations de d\u00e9bogage exploitables tout au long du cycle de conception &#8211; logique, physique et mise en \u0153uvre de la production &#8211; afin que les ing\u00e9nieurs puissent explorer les sc\u00e9narios de simulation et les r\u00e9solutions potentielles pour minimiser les it\u00e9rations et am\u00e9liorer les r\u00e9sultats de la conception.<br \/>\nJoules RTL Design Studio partage les m\u00eames moteurs que le syst\u00e8me d&rsquo;impl\u00e9mentation Innovus, la solution de synth\u00e8se Genus et la solution Joules RTL Power, ce qui permet aux utilisateurs d&rsquo;acc\u00e9der \u00e0 toutes les fonctions d&rsquo;analyse et d&rsquo;exploration de la conception \u00e0 partir d&rsquo;une seule interface graphique pour un QoR optimal.<\/p>\n<p>Les concepteurs de puces utilisent de plus en plus l&rsquo;IA g\u00e9n\u00e9rative pour am\u00e9liorer leur productivit\u00e9 avec Verilog.<\/p>\n<ul>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/second-contest-for-generative-ai-chip-design\/\">Deuxi\u00e8me concours pour la conception de puces d&rsquo;IA g\u00e9n\u00e9rative<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/new-generative-ai-technique-for-vehicle-design\/\">Nouvelle technique d&rsquo;IA g\u00e9n\u00e9rative pour la conception de v\u00e9hicules<\/a><\/li>\n<li><a href=\"https:\/\/www.eenewseurope.com\/en\/intel-capital-on-the-future-of-generative-ai\/\">Intel Capital sur l&rsquo;avenir de l&rsquo;IA g\u00e9n\u00e9rative <\/a><\/li>\n<\/ul>\n<p>Le Cerebrus Intelligent Chip Explorer est utilis\u00e9 pour explorer les sc\u00e9narios de l&rsquo;espace de conception, tels que l&rsquo;optimisation du plan de travail et les compromis entre la fr\u00e9quence et la tension. Elle est reli\u00e9e \u00e0 la plateforme JedAI (Joint Enterprise Data and AI), qui permet d&rsquo;analyser les tendances et les id\u00e9es entre les diff\u00e9rentes versions du RTL ou entre les g\u00e9n\u00e9rations de projets ant\u00e9rieures.<\/p>\n<p>L&rsquo;int\u00e9gration des v\u00e9rificateurs de \u00ab\u00a0lint\u00a0\u00bb permet aux ing\u00e9nieurs d&rsquo;ex\u00e9cuter des v\u00e9rificateurs de \u00ab\u00a0lint\u00a0\u00bb de mani\u00e8re incr\u00e9mentielle afin d&rsquo;exclure d&#8217;embl\u00e9e les probl\u00e8mes de donn\u00e9es et de configuration, ce qui r\u00e9duit les erreurs et les d\u00e9lais d&rsquo;ach\u00e8vement.<\/p>\n<p>\u00ab\u00a0Les concepteurs RTL peuvent d\u00e9sormais acc\u00e9der rapidement \u00e0 toutes les informations physiques n\u00e9cessaires au d\u00e9bogage PPAC sans avoir \u00e0 attendre l&rsquo;impl\u00e9mentation, ce qui prenait auparavant des jours ou des semaines \u00ab\u00a0, a d\u00e9clar\u00e9 le Dr Chin-Chi Teng, vice-pr\u00e9sident senior et directeur g\u00e9n\u00e9ral du Digital &amp; Signoff Group chez Cadence.<\/p>\n<p>\u00ab\u00a0Joules RTL Design Studio donne aux concepteurs une visibilit\u00e9 sur les d\u00e9fis lorsqu&rsquo;ils peuvent encore \u00eatre relev\u00e9s facilement, ce qui acc\u00e9l\u00e8re en fin de compte le d\u00e9lai de mise sur le march\u00e9. Nos premiers engagements ont r\u00e9affirm\u00e9 notre objectif initial d&rsquo;une convergence RTL jusqu&rsquo;\u00e0 5 fois plus rapide et d&rsquo;une am\u00e9lioration du QoR jusqu&rsquo;\u00e0 25 %.\u00a0\u00bb<\/p>\n<h4>Les concepteurs de puces utilisent l&rsquo;IA g\u00e9n\u00e9rative<\/h4>\n<p>\u00ab\u00a0Nos ing\u00e9nieurs ont pu am\u00e9liorer leur productivit\u00e9 de 2 \u00e0 3 fois gr\u00e2ce \u00e0 l&rsquo;efficacit\u00e9 de l&rsquo;analyse, ce qui a permis de r\u00e9duire consid\u00e9rablement les it\u00e9rations entre les concepteurs RTL et l&rsquo;impl\u00e9mentation\u00a0\u00bb, a d\u00e9clar\u00e9 Shunji Katsuki, directeur g\u00e9n\u00e9ral de la division de d\u00e9veloppement de syst\u00e8mes SoC, Global Development Group chez Socionext.<\/p>\n<p>\u00ab\u00a0Joules RTL Design Studio nous fournit un m\u00e9canisme robuste et efficace pour trouver et classer les violations de synchronisation en fonction des causes logiques et physiques, ainsi qu&rsquo;une analyse des goulets d&rsquo;\u00e9tranglement et une analyse crois\u00e9e du RTL, du sch\u00e9ma et de la mise en page. Les probl\u00e8mes de conception ont \u00e9t\u00e9 d\u00e9couverts plus t\u00f4t qu&rsquo;ils ne l&rsquo;auraient \u00e9t\u00e9 avec notre ancien processus de conception frontale. En conjonction avec le flux num\u00e9rique complet de Cadence &#8211; Genus Synthesis Solution, Innovus Implementation System et Tempus Timing Signoff Solution &#8211; nos calendriers de conception ont encore \u00e9t\u00e9 r\u00e9duits. En plus de la conception sur laquelle nous travaillons actuellement, nous pr\u00e9voyons d&rsquo;utiliser Joules RTL Design Studio pour am\u00e9liorer l&rsquo;efficacit\u00e9 de la conception dans le cadre de projets futurs\u00a0\u00bb.<\/p>\n<p>\u00ab\u00a0Nos \u00e9quipes de conception RTL se concentrent sur la cr\u00e9ation de produits en silicium qui offrent des exp\u00e9riences utilisateur plus intelligentes avec plus de performance et d&rsquo;efficacit\u00e9 \u00e9nerg\u00e9tique. Pour ce faire, elles doivent prendre des d\u00e9cisions de conception fond\u00e9es sur des estimations pr\u00e9coces de la puissance, des performances, de la surface et de l&rsquo;encombrement\u00a0\u00bb, a d\u00e9clar\u00e9 Harrison Hsieh, directeur g\u00e9n\u00e9ral principal du d\u00e9veloppement des produits en silicium chez MediaTek.<\/p>\n<p>\u00ab\u00a0Le prototypage physique pr\u00e9cis de Joules RTL Design Studio permet \u00e0 nos concepteurs d&rsquo;innover en toute confiance, en r\u00e9duisant le nombre d&rsquo;it\u00e9rations entre les \u00e9quipes frontales et backend, ce qui permet \u00e0 MediaTek de mettre plus rapidement sur le march\u00e9 sa grande vari\u00e9t\u00e9 de produits diff\u00e9renci\u00e9s.\u00a0\u00bb<\/p>\n<p>\u00ab\u00a0Avec Joules RTL Design Studio de Cadence, nous pouvons r\u00e9aliser une analyse efficace et pr\u00e9cise de la r\u00e9partition de la puissance bien plus t\u00f4t dans la phase de conception. La capacit\u00e9 de pr\u00e9diction de puissance de l&rsquo;outil permet des it\u00e9rations d&rsquo;optimisation RTL rapides afin que notre \u00e9quipe de conception puisse acc\u00e9l\u00e9rer l&rsquo;optimisation RTL de mani\u00e8re efficace\u00a0\u00bb, a d\u00e9clar\u00e9 Zejian CAI, COT Methodology, T-Head, Alibaba.<\/p>\n<p><a href=\"http:\/\/www.cadence.com\/go\/joulesrtldspr\">www.cadence.com\/go\/joulesrtldspr.<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"<p>Cadence Design Systems a d\u00e9velopp\u00e9 un outil d&rsquo;analyse et de d\u00e9bogage pour am\u00e9liorer la productivit\u00e9 de la conception et de l&rsquo;impl\u00e9mentation du niveau de transfert de registre (RTL) en utilisant l&rsquo;IA g\u00e9n\u00e9rative. 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