La base de ce module utilise un bloc de traduction pour accéder aux cœurs IP propriétaires via des structures de bus courantes, telles que Wishbone, AMBA, Avalon ou CoreConnect. Ce bloc de traduction, qui se présente sous la forme d’un module VHDL, peut être programmé de manière permanente ou temporaire dans une matrice de portes logiques. Le logiciel Linker, fourni avec le module, relie automatiquement le bloc de traduction aux blocs IP afin de constituer le circuit de test complet à programmer dans le FPGA. Les fonctions de ce module peuvent être mises en œuvre, soit de façon interactive, soit automatiquement au moyen d’une bibliothèque de routines dans un environnement de scripts. Le mode interactif peut être utilisé par les ingénieurs concepteurs pour interroger et piloter les blocs IP dans leur FPGA durant la phase de débogage. Le mode automatique est destiné au test de clusters, à pleine vitesse, au stade de la fabrication.
\nAux côtés du test d’interconnexions, le test de clusters de composants logiques est l’un des éléments majeurs du test de cartes JTAG\/boundary-scan. Cependant, la capacité d’un simple registre boundary-scan bas débit à faire face aux exigences de commande et de contrôle de composants tels que les mémoires DDR a diminué au point que les tests peuvent représenter un compromis important. En canalisant la puissance intégrée dans des composants comme les microprocesseurs et aujourd’hui les FPGA, le test boundary-scan redevient d’actualité puisqu’il permet de tester, totalement et à vitesse fonctionnelle, les connexions des composants sensibles au temps.
\nPeter van den Eijnden, directeur général de JTAG Technologies, commente : "Nous souhaitions accélérer le test de périphériques au moyen de nos outils matériels et logiciels standard JTAG, mais sans réinventer la roue pour les blocs d’interface périphérique. La capacité de CoreCommander FPGA à se connecter à un grand nombre de cœurs IP standard simplifie grandement l’opération tout en rendant son coût bien plus abordable."<\/p>\n<\/p>\n