Le standard PCIe est largement adopté pour de nombreuses applications d’électronique grand public, de serveurs lames, de produits de stockage, d’informatique embarquée, de passerelles IP et de systèmes industriels. L’interface PCIe est également présente dans les FPGA et les SoC, comme solution souple et performante de transferts entre systèmes. Exploitant sa technologie brevetée de signal mixte, Silicon Labs a créé une famille de solutions d’horloge flexibles, qui permettent de concevoir des produits PCIe pour une variété de marchés et d’applications.
\n" En appliquant au marché PCIe notre modèle de guichet unique pour les circuits de timing, nous offrons à nos clients le choix le plus souple pour leur solution de timing PCIe, " déclare Mike Petrowski, directeur général de l’activité timing de Silicon Labs. " Nous complétons notre portefeuille d’horloges PCIe avec une profusion d’options sur étagères minimisant la consommation, améliorant l’intégrité du signal et réduisant le coût, et avec les générateurs \/ tampons les plus finement personnalisables du marché pour les concepts basés FPGA. "
\nLes générateurs d’horloge Si5214x et les tampons d’horloge Si5315x comportent de 2 à 9 sorties et atteignent la plus haute performance par watt de l’industrie. Leur efficacité énergétique est double des solutions d’horloge PCIe concurrentes. Leur faible consommation aide à minimiser la dissipation de chaleur et à réduire le nombre de composants de refroidissement et de régulateurs additionnels. Ils respectent les spécifications de gigue PCIe avec une marge pouvant atteindre 50%, ce qui améliore la fiabilité système et le taux d’erreur binaire.
\nSimplifiant encore la conception, les Si5214x et Si5315x utilisent une technologie de tampon de sortie pour intégrer toutes les résistances de terminaison, ce qui réduit le nombre de composants, le coût de nomenclature, l’espace de carte et la consommation. Comptant parmi les plus petits du marché, ces nouveaux générateurs et tampons d’horloge sont idéaux pour les applications à contraintes d’espace.
\nPour lutter contre les interférences électromagnétiques (EMI) et radiofréquence (RFI), il est possible de programmer le temps de montée et le décalage de chaque sortie. Via l’interface I2C des Si5214x et Si5315x, les développeurs peuvent régler finement le signal d’horloge et corriger au vol les problèmes d’intégrité, sans composants supplémentaires. Ce réglage de l’intégrité du signal facilite la mise en conformité EMI et accélère la mise sur le marché des cartes PCIe.
\nLes circuit intégrés générateurs \/ tampons d’horloge personnalisables Si5335 comptent parmi les solutions les plus faciles à configurer de l’industrie pour résoudre les difficiles problèmes de timing des applications à base de FPGA et de PCIe. Spécifiées via l’utilitaire de configuration en ligne ClockBuilder™ de Silicon Labs, accessible à l’adresse www.silabs.com\/Clockbuilder, les puces Si5335 sont personnalisées en usine, livrées avec des broches de contrôle, et disponibles en deux semaines sans volume de commande minimum, Il est possible d’assigner aux sorties toute combinaison de 4 fréquences de 1 à 350 MHz. Il est aussi possible de spécifier jusqu’à trois configurations particulières pour une même référence de composant, ce qui permet au Si5335 de remplacer trois générateurs ou tampons d’horloge séparés, et donne la possibilité aux concepteurs de réutiliser un Si5335 personnalisé dans plusieurs conceptions.
\nLe générateur \/ tampon d’horloge Si5335 comprend jusqu’à 5 broches de contrôle attribuables par l’utilisateur, pour simplifier la conception de systèmes PCIe et FPGA et la mise en conformité EMI avec l’option d’horloge à étalement de spectre. Le Si5335 intègre la technologie brevetée de diviseur de fréquence MultiSynth de Silicon Labs, afin de synthétiser n’importe quelle fréquence sur chaque sortie avec moins de 1 ps de gigue. Il surpasse les spécifications de performance de PCIe, d’Ethernet et des standards de stockage. Sa gigue maximum de 0,45 ps (rms) se situe à moins de la moitié de la spécification de gigue PCIe 3.0 (1 ps).
\nLe Si5335 simplifie le cadencement de multiples puces en supportant toute combinaison de formats différentiels comme LVPECL, LVDS et CML et de formats simples comme LVCMOS. Evitant le recours à plusieurs générateurs et \/ou tampons d’horloge, il est configurable avec toute combinaison de 4 sorties différentielles ou avec 8 sorties LVCMOS maximum. Cette souplesse de sortie simplifie la tâche des concepteurs face à la variété des formats de sortie et des tensions d’alimentation des systèmes embarqués à base de PCIe, de FPGA et de SoC.<\/p>\n