Cette famille de FPGA est particuli\u00e8rement bien adapt\u00e9e \u00e0 un large \u00e9ventail d’applications au sein des march\u00e9s des r\u00e9seaux d’acc\u00e8s filaire et des infrastructures cellulaires, de la d\u00e9fense et de l’aviation civile, ainsi que de l’industrie 4.0 qui comprend les domaines de l’automatisation industrielle et de l’Internet des Objets (IoT).<\/p>\n
Ces FPGA fournissent des fonctionnalit\u00e9s de traitement de bande passante rentables pour un nombre croissant de ports regroup\u00e9s \u00e0 10 Gbits\/s avec l’empreinte de puissance la plus faible. Ils r\u00e9pondent \u00e9galement aux pr\u00e9occupations croissantes du march\u00e9 face aux menaces tangibles en mati\u00e8re de cyber-s\u00e9curit\u00e9 ainsi qu\u2019aux probl\u00e8mes de fiabilit\u00e9 auxquels sont confront\u00e9s les FPGA submicroniques bas\u00e9s sur de la SRAM en \u00e9tant sensibles aux SEU (single event upsets) au sein de leur m\u00e9moire de configuration.<\/p>\n
D\u00e9velopp\u00e9s en collaboration avec Silicon Creations, les transceiver int\u00e9gr\u00e9s de 12,7 Gbits\/s sont enti\u00e8rement optimis\u00e9s pour \u00eatre efficace en termes de surface utilis\u00e9e et de faible puissance, ce qui aboutit \u00e0 une consommation totale de moins de 90 mW \u00e0 10 Gbits\/s. Avec une consommation statique remarquable de 25 mW pour 100 000 \u00e9l\u00e9ments logiques (LE), un courant \u00ab\u00a0inrush\u00a0\u00bb nul et un mode \u00ab\u00a0Flash Freeze\u00a0\u00bb unique pour une puissance en mode veille record de 130 mW \u00e0 25 \u00b0C, ces FPGA consomment jusqu’\u00e0 50% moins que la plupart des autres mod\u00e8les du march\u00e9 pour la m\u00eame application. De plus, apr\u00e8s son impl\u00e9mentation, l’analyseur de puissance propri\u00e9taire SmartPower peut \u00eatre utilis\u00e9 pour conna\u00eetre la consommation de l\u2019ensemble de la conception.<\/p>\n
La famille de FPGA fournit \u00e9galement une excellente fiabilit\u00e9 avec son immunit\u00e9 inh\u00e9rente aux SEU de configuration. Pour augmenter la fiabilit\u00e9, les fonctionnalit\u00e9s suppl\u00e9mentaires comprennent la correction d’erreur unique int\u00e9gr\u00e9e et la double d\u00e9tection d’erreur (SECDED) ainsi que l’entrelacement de m\u00e9moire sur une grande m\u00e9moire statique \u00e0 acc\u00e8s al\u00e9atoire (LSRAM) et le mode de suspension du contr\u00f4leur syst\u00e8me pour les conceptions \u00e0 s\u00e9curit\u00e9 critique.<\/p>\n
Ces composants utilisent une technologie de fabrication SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) non volatile en 28 nanom\u00e8tres pour un CMOS standard. Ils int\u00e8grent \u00e9galement les performances de transceiver optimis\u00e9es pour 12,7 Gbits\/s permettant une petite taille et une faible consommation, une logique durcie de gestion des E\/S pour de la m\u00e9moire DDR et les signaux diff\u00e9rentiels basse-tension (LVDS) ainsi qu\u2019une s\u00e9curit\u00e9 IP \u00e0 haute performance. De plus, ce sont les seuls composants \u00e0 bas co\u00fbt de milieu de gamme proposant des E\/S \u00e0 1,6 Gbits\/s et assurant la r\u00e9cup\u00e9ration de l’horloge et des donn\u00e9es (CDR).<\/p>\n
Pour la conception avec cette famille de FPGA, la suite logicielle propri\u00e9taire Libero SoC Design Suite offre une productivit\u00e9 \u00e9lev\u00e9e gr\u00e2ce \u00e0 ses outils de d\u00e9veloppement complets, intuitifs et conviviaux, La suite comprend un flux de conception complet avec la synth\u00e8se Synopsys Synplify Pro et la simulation en langage mixte Mentor Graphics ModelSim Pro ayant la meilleure gestion des contraintes de sa cat\u00e9gorie, et la suite SmartDebug de d\u00e9bogage diff\u00e9renci\u00e9 pour ces FPGA. Les solutions IP les plus courantes pour Ethernet 1G, Ethernet 10G, JESD204B, les interfaces de m\u00e9moire DDR, les IP d’interconnexion AXI4 et autres peuvent \u00eatre \u00e9galement utilis\u00e9s avec ces composants.<\/p>\n