Il y a un peu plus de 30 ans, en septembre 1987, \u00e9tait publi\u00e9 un article qui allait faire date dans le milieu de la micro\u00e9lectronique. Dirig\u00e9s par Francis Balestra, chercheur CNRS au LPCS (Laboratory of Physics of Semiconductor Devices), les travaux pr\u00e9sent\u00e9s posaient les bases des composants \u00e9lectroniques avanc\u00e9s, aujourd\u2019hui pr\u00e9sents dans les circuits \u00e9lectroniques les plus int\u00e9gr\u00e9s. <\/p>\n
Publi\u00e9s dans IEEE Electron Device Letters, ils d\u00e9crivaient des composants \u00e9lectroniques \u00e0 l\u2019architecture tr\u00e8s originale pour l\u2019\u00e9poque, comportant plusieurs grilles au lieu d\u2019une seule. Tr\u00e8s prometteurs, les r\u00e9sultats des simulations num\u00e9riques ont \u00e9t\u00e9 v\u00e9rifi\u00e9s exp\u00e9rimentalement sur des composants r\u00e9alis\u00e9s sur des couches minces de silicium, la couche d\u2019oxyde enterr\u00e9 jouant le r\u00f4le de grille suppl\u00e9mentaire. Car ces recherches faisaient suite \u00e0 d\u2019autres travaux novateurs r\u00e9alis\u00e9s pendant la th\u00e8se de doctorat de Francis Balestra, qui ont donn\u00e9 naissance aux technologies FD (Fully Depleted)-SOI, aujourd\u2019hui d\u00e9velopp\u00e9es notamment par STMicroelectronics \u00e0 Crolles et Global Foundries \u00e0 Dresde. <\/p>\n
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Performances et \u00e9conomies d\u2019\u00e9nergie <\/strong><\/p>\n L\u2019association de ces deux innovations, multi-grille et couche mince de silicium, fait appara\u00eetre un nouveau ph\u00e9nom\u00e8ne physique appel\u00e9 \u00ab\u00a0volume inversion\u00a0\u00bb, lequel correspond \u00e0 une conduction forte d\u2019\u00e9lectrons dans tout le volume de silicium, favorisant le transport \u00e9lectronique et le contr\u00f4le \u00e9lectrostatique dans les composants. Ce faisant, il cr\u00e9e les conditions id\u00e9ales pour les futurs dispositifs nano\u00e9lectroniques, en am\u00e9liorant les performances en fr\u00e9quence tout en r\u00e9duisant la consommation \u00e9nerg\u00e9tique jusqu’\u00e0 des dimensions nanom\u00e9triques. En avance sur leur temps, les architectures multi-grilles n\u2019ont \u00e9t\u00e9 adopt\u00e9es que bien des ann\u00e9es plus tard, \u00e0 mesure que les dimensions des composants se r\u00e9duisaient et que les architectures classiques (grille unique sur silicium massif) atteignaient leurs limites de performance et d\u2019int\u00e9gration. Industrialis\u00e9es pour la premi\u00e8re fois par Intel en 2011, elles sont aujourd\u2019hui devenues le standard dans les transistors MOS les plus performants sur silicium massif ou sur Silicium-Sur-Isolant (SOI) et les plus int\u00e9gr\u00e9s (longueur de grille inf\u00e9rieure \u00e0 20 nm). On les trouve dans tous les objets \u00e9lectroniques compacts \u00e0 haute performance et\/ou basse consommation, et tout particuli\u00e8rement dans les ordinateurs, les smartphones et les applications de l\u2019internet des objets.<\/p>\n","protected":false},"excerpt":{"rendered":" Aujourd\u2019hui pr\u00e9sents dans la plupart des circuits \u00e9lectroniques les plus avanc\u00e9s, les composants MOS multi-grilles ont \u00e9t\u00e9 imagin\u00e9s il y a 30 ans dans un laboratoire co-pilot\u00e9 par Grenoble INP, et plus pr\u00e9cis\u00e9ment, au LPCS, anc\u00eatre de l\u2019IMEP-LAHC. <\/p>\n","protected":false},"author":9,"featured_media":139423,"comment_status":"closed","ping_status":"closed","sticky":false,"template":"","format":"standard","meta":{"_acf_changed":false,"footnotes":""},"categories":[],"tags":[],"domains":[47],"ppma_author":[1141],"class_list":["post-139422","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","domains-electronique-eci"],"acf":[],"yoast_head":"