Un segment cl\u00e9 des activit\u00e9s de l’EPI est le d\u00e9veloppement et la d\u00e9monstration de processeurs IP 100% europ\u00e9ens bas\u00e9s sur l’architecture de jeu d’instructions RISC-V, fournissant des c\u0153urs d’acc\u00e9l\u00e9rateurs \u00e0 haut d\u00e9bit et \u00e0 faible consommation d’\u00e9nergie de type EPAC (European Processor Accelerators). L’utilisation de l’architecture de jeu d’instructions RISC-V permettra d’exploiter des ressources de source ouverte au niveau de l’architecture mat\u00e9rielle et des logiciels, tout en garantissant l’ind\u00e9pendance vis-\u00e0-vis des technologies informatiques brevet\u00e9es non europ\u00e9ennes.
\nL’EPAC combine plusieurs technologies d’acc\u00e9l\u00e9rateurs sp\u00e9cialis\u00e9es dans diff\u00e9rents domaines d’application. La puce de test, contient quatre micropuces de traitement vectoriel (VPU) compos\u00e9es d’un c\u0153ur RISC-V Avispado con\u00e7u par SemiDynamics et d’une unit\u00e9 de traitement vectoriel con\u00e7ue par le Barcelona Supercomputing Center et l’Universit\u00e9 de Zagreb. Chaque tuile contient \u00e9galement un noyau et un cache L2, con\u00e7us respectivement par Chalmers et FORTH, qui fournissent une vue coh\u00e9rente du sous-syst\u00e8me m\u00e9moire. L’acc\u00e9l\u00e9rateur Stencil and Tensor (STX) a \u00e9t\u00e9 con\u00e7u par Fraunhofer IIS, ITWM et ETH Z\u00fcrich, et le processeur \u00e0 pr\u00e9cision variable (VRP) par le CEA LIST. Ces acc\u00e9l\u00e9rateurs sp\u00e9cialis\u00e9s sont reli\u00e9s par un r\u00e9seau sur puce \u00e0 tr\u00e8s haut d\u00e9bit et la technologie SERDES d’EXTOLL.
\nLa conception d’EPAC a \u00e9t\u00e9 finalis\u00e9e par Fraunhofer IIS en vue de l’int\u00e9gration de la puce dans la technologie basse consommation Globalfoundries 22FDX et sera int\u00e9gr\u00e9e et \u00e9valu\u00e9e dans la carte \u00e0 base de FPGA con\u00e7ue par FORTH, E4 et l’Universit\u00e9 de Zagreb. La fabrication r\u00e9ussie de l’EPAC sera la prochaine \u00e9tape d\u00a0\u00bbinformatique HPC verte bas\u00e9e sur les acc\u00e9l\u00e9rateurs.<\/p>\n
Les perspectives <\/strong>
\nLa prochaine g\u00e9n\u00e9ration d’acc\u00e9l\u00e9rateurs et d’interfaces EPAC sera am\u00e9lior\u00e9e et affin\u00e9e pour obtenir des performances encore plus \u00e9lev\u00e9es et des niveaux de consommation plus faibles dans les technologies de 12 nm et moins, et en ajoutant une approche chipset.
\nJesus Labarta, BSC (coordinateur EPAC) : Je suis heureux de la fa\u00e7on dont des partenaires d’horizons et de motivations diff\u00e9rents ont collabor\u00e9 pour d\u00e9velopper cette puce, au service d’une r\u00e9ussite collective. Cette conception enti\u00e8rement europ\u00e9enne, guid\u00e9e par une vision de l’informatique orient\u00e9e vers le d\u00e9bit et pr\u00e9sentant des performances \u00e9lev\u00e9es qui permettront d’atteindre de tr\u00e8s hautes performances \u00e0 faible puissance et \u00e0 faible co\u00fbt. Bien qu’il ne s’agisse que d’une premi\u00e8re puce d’essai, elle constitue une avanc\u00e9e significative dans le domaine du calcul intensif, mais aussi pour les applications p\u00e9riph\u00e9riques et embarqu\u00e9es.
\nNorbert Schuhmann, Fraunhofer IIS : Le principal d\u00e9fi de cette conception et de cette architecture n’\u00e9tait pas seulement d’atteindre le plus haut d\u00e9bit et les plus faibles niveaux de consommation dans les acc\u00e9l\u00e9rateurs fonctionnant \u00e0 plus de 1 GHz, mais aussi d’\u00eatre synchronis\u00e9 avec les acc\u00e8s \u00e0 la m\u00e9moire et le transport des donn\u00e9es \u00e0 l’int\u00e9rieur de la puce et vers les p\u00e9riph\u00e9riques \u00e0 des taux sup\u00e9rieurs \u00e0 200 Gbit\/s.<\/p>\n