{"version":"1.0","provider_name":"EENewsEurope","provider_url":"https:\/\/www.ecinews.fr\/fr\/","author_name":"eeNews Europe","author_url":"https:\/\/www.ecinews.fr\/fr\/author\/eenews-europe\/","title":"Logiciel de conception pour FPGA","type":"rich","width":600,"height":338,"html":"<blockquote class=\"wp-embedded-content\" data-secret=\"uYf8AmZlyT\"><a href=\"https:\/\/www.ecinews.fr\/fr\/logiciel-de-conception-pour-fpga\/\">Logiciel de conception pour FPGA<\/a><\/blockquote><iframe sandbox=\"allow-scripts\" security=\"restricted\" src=\"https:\/\/www.ecinews.fr\/fr\/logiciel-de-conception-pour-fpga\/embed\/#?secret=uYf8AmZlyT\" width=\"600\" height=\"338\" title=\"\u00ab\u00a0Logiciel de conception pour FPGA\u00a0\u00bb &#8212; EENewsEurope\" data-secret=\"uYf8AmZlyT\" frameborder=\"0\" marginwidth=\"0\" marginheight=\"0\" scrolling=\"no\" class=\"wp-embedded-content\"><\/iframe><script type=\"text\/javascript\">\n\/* <![CDATA[ *\/\n\/*! This file is auto-generated *\/\n!function(d,l){\"use strict\";l.querySelector&&d.addEventListener&&\"undefined\"!=typeof URL&&(d.wp=d.wp||{},d.wp.receiveEmbedMessage||(d.wp.receiveEmbedMessage=function(e){var t=e.data;if((t||t.secret||t.message||t.value)&&!\/[^a-zA-Z0-9]\/.test(t.secret)){for(var s,r,n,a=l.querySelectorAll('iframe[data-secret=\"'+t.secret+'\"]'),o=l.querySelectorAll('blockquote[data-secret=\"'+t.secret+'\"]'),c=new RegExp(\"^https?:$\",\"i\"),i=0;i<o.length;i++)o[i].style.display=\"none\";for(i=0;i<a.length;i++)s=a[i],e.source===s.contentWindow&&(s.removeAttribute(\"style\"),\"height\"===t.message?(1e3<(r=parseInt(t.value,10))?r=1e3:~~r<200&&(r=200),s.height=r):\"link\"===t.message&&(r=new URL(s.getAttribute(\"src\")),n=new URL(t.value),c.test(n.protocol))&&n.host===r.host&&l.activeElement===s&&(d.top.location.href=t.value))}},d.addEventListener(\"message\",d.wp.receiveEmbedMessage,!1),l.addEventListener(\"DOMContentLoaded\",function(){for(var e,t,s=l.querySelectorAll(\"iframe.wp-embedded-content\"),r=0;r<s.length;r++)(t=(e=s[r]).getAttribute(\"data-secret\"))||(t=Math.random().toString(36).substring(2,12),e.src+=\"#?secret=\"+t,e.setAttribute(\"data-secret\",t)),e.contentWindow.postMessage({message:\"ready\",secret:t},\"*\")},!1)))}(window,document);\n\/* ]]> *\/\n<\/script>\n","thumbnail_url":"https:\/\/www.ecinews.fr\/wp-content\/uploads\/import\/default\/files\/import\/eci2228_lattice.jpg","thumbnail_width":2100,"thumbnail_height":1800,"description":"Lattice Semiconductor Corporation vient d'annoncer la version 1.3 de son logiciel de conception Lattice Diamond \u00a0pour les composants Lattice FPGA. Ces utilisateurs vont b\u00e9n\u00e9ficier de nouvelles fonctionnalit\u00e9s importantes, incluant l'analyse de gigue d'horloge (clock jitter). Le logiciel Lattice Diamond 1.3 est d\u00e9sormais \u00e9galement int\u00e9gr\u00e9 aux outils de conception \u00e0 signaux mixtes PAC-Designer 6.1 de Lattice, fournissant un support de conception pour les composants programmables \u00e0 signaux mixtes Platform Manager de Lattice. De plus, le logiciel Lattice Diamond 1.3 a enrichi son support pour la famille de composants MachXO2 en fournissant des mod\u00e8les SSO et des flux de bits pour la production finale destin\u00e9s aux composants LCMXO2-1200 et LCMXO2-1200U, et en ajoutant le support pour l'encapsulation au niveau wafer pour le LCMXO2-2000U qui est n\u00e9cessaire pour les applications de fort volume et sensibles en co\u00fbt."}